Устройство для выполнения логических операций при решении дифференциальных уравнений Советский патент 1982 года по МПК G06F17/10 G06F17/13 

(54) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ ЛОГИЧЕСКИХ ОПЕРАЦИЙ ПРИ РЕШЕНИИ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИИ

1

Изобретение относится к вычислительной технике и предназначено для использования в цифровых интегрирующих машинах и . структурах, оперирующих с одноразрядными приращениями с тернарным способом кодирования последних.

Известен блок логических операций, содержащий узел накопления приращений, сумматор подынтегральной функции, узел управляющих импульсов и потенциалов, узлы выходных приращений и выработки и хранения поправки, экстраполятор и регистр кода операции 1.

Недостатком этого блока является больщой расход оборудования и невозможность применения его для выполнения логических операций при использовании в цифровых интегрирующих мащинах и структурах одноразрядных приращений с тернарным спог собом кодирования.

Наиболее близким к изобретению техническим рещением является устройство для выполнения логических операций, содержащее- триггеры, схемы совпадения, схемы сборки, инверторы, причем щина выдачи приращений подынтегральной функции подсоединена к первым входам первой и второй

схем совпадения и через инвертор - к первому входу третьей схемы совпадения, шина выдачи приращений независимой переменной подсоединена к вторым входам второй и третьей схем совпадения и через инвертор к второму входу первой схемы совпадения, выход первой схемы совпадения подсоединен к единичному входу первого триггера, выход третьей схемы совпадения - к его нулевому входу, выходы второй и третьей схем совпадения через схему сборки подключены к единичному входу второго триггера, нулевой вход которого соединен с выходом первой схемы совпадения, единичный выход первого триггера подсоединен к третьему входу второй схемы совпадения, а единичный выход второго триггера - через схему совпадения, первый и второй входы которой подключены соответственно к источнику синхронизирующего импульса знака и выходу схемы сборки команд условного и безусловного переходов, 20 и схему сборки, второй выход которой подсоединен к выходу схемы совпадения, входы .которой связаны с источниками команд безусловного перехода, кода подынтегральной функции и синхронизирующего импульса знака, подключен к единичному входу третьего триггера, единичный выход которого соединен с первыми входами группы совпадения, вторые входы которых соединены с шиной выдачи приращений независимой переменной 2.

Недостатками данного устройства являются ограниченность выполненных операций и невозможность применения его для выполнения логических операций ограничения и знака при использовании в цифровых интегрирующих машинах и структурах одноразрядных приращений с тернарным способом кодирования последних.

Цель изобретения - расширение функциональных возможностей и упрощение устройства.

Поставленная цель достигается тем, что в устройство для выполнения логических операций при решении дифференциальных уравнений, содержащее первый и второй элементы , первый элемент ИЛИ, триггер, вход установки которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, первый вход которого соединен с входом сброса триггера, второй вход второго элемента И соединен с входом отрицательных значений подынтегральной функции устройства, второй вход первого элемента И соединен с входом положительных значений подынтегральной функции устройства, введены второй элемент ИЛИ, блок формирования функции ограничения, блок формирования функции знака, третий и четвертый элементы ИЛИ, выходы которых являются положительным и отрицательным выходами устройства соответственно, первый вход третьего элемента ИЛИ подключен к первому выходу блока формирования функции ограничения, а второй и третий входы - к первому и второму выходам блока формирования функции соответственно, второй выход блока формирования функции ограничения подключен к первому входу четвертого элемента ИЛИ, второй и третий входы которого соединены с третьим и четвертым выходами блока формирования функции знака соответственно, кодовые входы блока формирования функции знака и блока формирования функции ограничения подключены к первому и второму кодовым входам устройства соответственно, первый вход второго элемента ИЛИ соединен с входом положительных значений независимой переменной устройства, входом положительных данных блока функции ограничения и входом положительных данных блока формирования функции знака, второй вход второго элемента ИЛИ соединен с входом отрицательных значений независимой переменной устройства, входом отрицательных данных блока формирования функции ограничения и входом отрицальных данных блока формирования функции знака, второй вход первого элемента ИЛИ соединен с входом начальной установки устройства, прямой выход триггера соединен с входом режима блока формирования функции ограничения и первым входом режима блока формирования функции знака, второй вход режима которого подключен к инверсному выходу триггера.

Блок формирования функции ограничения содержит первый и второй элементы И, первые выходы которых объединены и подключены к первому кодовому входу блока, вторые входы элементов И объединены и подключены к входу режимов блока, третий вход первого элемента И соединен с входом положительных данных блока, третий вход второго элемента И соединен с входом отрицательных данных блока.

Блок формирования функции знака содержит четыре элемента И, первые входы которых объединены и подключены к кодовому входу блока, вторые входы первого и четвертого элементов И объединены и подключены к первому входу режима блока, вторые входы второго и третьего элементов И объединены и подключены к второму входу режима блока, третьи входы первого и третьего элементов И объединены и подключены к входу положительных данных блока, третьи входы второго и четвертого элементов И объединены и подключены к входу отрицательных данных блока.

На чертеже приведена функциональная схема устройства.

Устройство содержит 1-4 соответственно входы положительных и отрицательных значений подынтегральной функции, вход 5 начальной установки, кодовые входы 6 и 7 устройства, элемент ИЛИ 8, элементы 9 и 10 И, элемент ИЛИ 11, триггер 12, элементы 13 и 14 И, блок 15 формирования функции ограничения, элементы И 16-19, блок 20 формирования функции знака, элементы ИЛИ 21 и 22, выходы 23 и 24 устройства.

Работа устройства описывается следующими алгоритмами:

для логической функции знака

vJiii) vMJsignfYp(i+ 1)

- rv f ч1 f+ еслиур(1+1) 0, -SiSn Ур(и-1) ,еслиур(1Ч1)6,

(i + l), для логической функции ограничения

.v.2L(i±l) V.M1 fYod + 1)1

Л2AYq Ь

/го/- iM Г+иеслиур(1 + 1) 0, (i-l) o,ecлиyp(,

72(Yp( + i) .

2квантованное значение прирагде

VYiCi+I) Щения интеграла; Y квантованное значение при ращения независимой переменной;Yp(i + 0 -квантованное значение подынтегральной функции; 6ГА -функции ограничения; SignIA -функции знака. Выполнение логической функции знака осуществляется устройством следующим образом. По входу 6 из источника команд режимов подается разрещающий потенциал на элементы И 16-19 блока 20. Триггер 12 устанавливается в единичное состояние сигналом. поступающим на его единичный вход по входу 5 установки в исходное положение через элемент ИЛИ 11. Положительные значения подынтегральной функции поступают в устройство по входу 1 положительных значений независимо от знака приращений независимой переменной, которые, проходя через элемент ИЛИ 8, открывают элемент И 9, подтверждают единичное состояние триггера 12, который выдает разрешающий потенциал на эле.менты И 16 и 19 блока 20. Если приращения независимой переменной положительные, то они, проходя по входу 3 через элемент И 16 и элемент ИЛИ 21, поступают на выход 23 устройства. Если приращения независимой переменной отрицательные, то они, пройдя по входу 4 через элемент И 19 и элемент ИЛИ 22, поступят на выход 23 устройства. При отрицательном значении подынтегральной функции, поступающем на нулевой вход триггера 12 по входу 2 выдачи отрицательзначений подынтегральной функции через элемент И 10, независимо от знака приращений независимой переменной, триггер устанавливается в нулевое состояние и выдает разрещающий потенциал на элементы И 17 и 18 блока 20. Если приращения независимой переменной положительные, то они проходят по входу 3 через элемент И 18 и элемент ИЛИ 22 на выход 24 устройства. Если приращения независимой переменной отрицательные, то они проходят по входу 4 через элемент И 17 и элемент ИЛИ 21 на выход 23 устройства. Таким образом при отрицательном значении подынтегральной функции происходит переадресация независимой переменной с канала «плюс (выход 23) на канал «минус (выход 24). Если значение подынтегральной функции станет равным нулю, триггер 12 запоминает предыдущее ее значение Ypi и выдает разрешающий потенциал либо на элементы И 16 и 19 при положительном значении Ypi, либо на элeмeнJЬ И 17 и 18 при отрицательном значении Ypi. Выполнение логической операции ограничения осуществляется подачей из источника команд режимов разрещающего потенциала по входу 7 на входы элементов И 13 и 14 блока 15. Триггер 12 устанавлиБается в единичное состояние сигналом по входу 5 через элемент ИЛИ 11. Положительные значения подынтегральной функции, поступающие в устройство по входу 1 через элементы И 9 и ИЛИ 11 на единичный вход триггера 12, независимо от знака приращений независимой переменной, которые через вход элемента ИЛИ 8 открывают элемент И 9, подтверждают единичное состояние триггера 12. Единичный потенциал с выхода триггера 12 поступает на входы элементов И 13 и 14 блока 15. Положительные или отрицательные значения независимой переменной передаются соответственно либо по входу 3 через элемент И 13 и элемент ИЛИ 21 на выход 23, либо по входу 4 через элемент И 14 и элемент ИЛИ 22 на выход 24 устройства. При отрицательном значении подынтегральной функции, поступающем в устройство по входу 2, триггер 12, независимо от знака приращений независимой переменной. Открывающих через элемент ИЛИ 18 элемент И 10, устанавливается в нулевое состояние и приращения независимой переменной не пропускаются на выходы 23 и 24 устройства. При нулевом значекии подынтегральной функции триггер 12 вспоминает предыдущее ее значение Ypi и схема работает аналогично. Введение в устройство новых узлов и связей позволяет упростить его структуру и расширить функциональные возможности устройства с одновременным повышением точности выполняемых им логических операций за счет использования тернарной сие- . темы кодирования приращений. Сравнение затрат оборудования на реализацию прототипа и предлагаемого устройства показало, что при объеме вычислительного устройства цифровой интегрирующей структуры в 100 решающих блоков на реализацию прототипа потребуется 2900 переключательных элементов в базисе И-НЕ, а на реализацию предлагаемого устройства - 1400 перекл ючательных элементов. Формула изобретения 1. Устройство для выполнения логических операций при решении дифференциальных уравнений, содержащее первый и второй элементы И, первый элемент ИЛИ, триггер, вход установки которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, первый вход которого соединен с первым входом второго элемента И, выход которого соединен с входом сброса триггера, второй вход второго элемента И соединен с входом отрицательных значений подынтегральной функции устройства, второй вход первого элемента И соединен с входом положительных значений подынтегральной функции устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет увеличения класса решаемых задач, в него введены второй элемент ИЛИ, блок

формирования функции ограничения, блок формирования знака, третий и четвертый элементы ИЛИ, выходы которых являются положительным и отрицательным выходами устройства соответственно, первый вход третьего элемента ИЛИ подключен к первбму выходу блока формирования функции ограничения, а второй и третий входы - к первому и второму выходам блока формирования функции знака соответственно, второй выход блока формирования функции ограничения подключен к первому входу четвертого элемента ИЛИ, второй и третий входы которого соединены с третьим и четвертым выходами блока формирования функции знака соответственно, кодовые входы блока формирования функции знака и блока формирования функции ограничения подключены к первому и второму кодовым входам устройства соответственно, первый вх.од второго элемента ИЛИ соединен с входом положительных значений независимой переменной устройства, входом положительных данных блока функции ограничения и входом положительных данных блока формирования функции знака, второй вход второго элемента ИЛИ соединен с входом отрицательных значений независимой переменной устройства, входом отрицательных данных блока формирования функции ограничения и входом отрицательных данных блока формирования функции знака, второй вход первого элемента ИЛИ соединен с входом начальной установки устройства, прямой выход триггера соединен с входом режима блока формирования функции ограничения и первым входом режима блока формирования функции знака, второй вход режима которого подключен К;инверсному выходу триггера.

с входом положительных данных блока, третий вход второго элемента И соединен с входом отрицательных данных блока.

И объединены и подключены к второму входу режима блока, третьи входы первого и третьего элементов И объединены и подключены к входу положительных данных блока, третьи входы второго и четвертого элементов И объединены и подключены к

входу отрицательных данных блока.

Источники информации, принятые во внимание при экспертизе

№ 213423, кл. G 06 J 1/02, 1969 (прототип).