Устройство для коррекции информации в блоках постоянной памяти Советский патент 1982 года по МПК G11C29/00 

Изобретение относится к запоминающим устройствам и может быть использовано для коррекции информации в блоках постоянной памяти, контролируемых по модулю три.

Известно устройство для коррекции инфсэрмации в блоках постоянной памяти., содержащее постоянное запоминающее устройство (ПЗУ), несколько блоков полупостоянного запоминающего устройства (ПОЗУ) малой емкости, счетчик и дешифратор 1.

Недостатком этого устройства является егр сложность.

Из известных устройств наиболее близким техническим решением к предлагаемому является устройство для коррекции информации в блоках постоянной памяти, содержащее блоки постоянного запоминающего устройства (ПЗУ), подключенного к буферу блока полупостоянного ЗУ малой емкости (ППЗУ), подключенного к дешифратору. ПЗУ и ППЗУ по входам включены параллельно, блоки ППЗУ распределены по разрядам адреса ПЗУ, дешифратор соединен с вспомогательной памятью, с инвертором и буфером ПЗУ, вспомогательная память соединена, с буфером, который управляется от инвертора 2.

Недостатком этого устройства является низкое быстродействие, так как коррекция одной ячейки памяти осуществляется в два этапа.

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для коррекции информации в блоках постоянной , держащее накопительсИ элемент НЕ, выход которого подключен к одному из входов накопителя, другие входы которого являются одними из входов устройства, введены схема сравнения,

15 элементы И, элемент ИЛИ и регистр старших разрядов адреса, входы которого являются другими входами устройства, а выходы подключены соответственно к пepвы входам первого и вто20рого элементов И, вторые входы которых соединены с выходами первой группы выходов накопителя, выходы первого и второго элементов И соединены с входами схемы сравнения, выход кото25рой подключен к первым входам третьего и четвертого элементов И, вторые входы которых соединены с выходами второй группы выходов накопителя, выходы третьего и четвертого элементов

30 И подключены к входам элемента ИЛИ. выход которого соединен с входом эле мента НЕ, выходы третьей группывыходов накопителя и выход элемента ИЛИ являются соответственно информа-. ционными и управляющим выходами устройства. i На фиг. 1 представлена функционал ная схема предлагаемого устройства; на фиг. 2 - временные диаграммы, поясняющие его работу. Устройство содержит контролируемый блок 1 постоянной памяти (фиг. 1) накопитель 2, регистр 3 старших разрядов адреса, первый 4 и второй 5 элементы И, схему 6 сравнения, третий 7 и четвертый 8 элементы И, элемент ИЛИ 9 и элемент НЕ 10. На фиг. 1 обоз начены старшие разряды 11 адреса, младшие разряды 12 адреса, первая 13 вторая 14 и третья 15 группы выходов накопителя, Устройство работает следующим образом.При возникновении неисправности в одной из ячеек блока постоянной памяти или необходимости коррекции информации в выбранной ячейке блока (фиг. 1) постоянной памяти возникает необходимость подмены ячейки блока 1 ячейками накопителя 2 (фиг. 1), в ко торой заносится нужная информация, а также младшие разряды 12 адреса блока 1. Для коррекции нескольких ячеек блока 1 предна.значена одна ячейка накопителя 2, в соответствии с этим в .накопитель 2 поступают толь ко младшие разряды 12.адреса, а в „ блок 1 все разряды адреса. Уточне 5ие ячейки накопителя 2 для коррекции выбранной ячейки блока 1 осуществляется следующим образом. Накопитель 2 имеет большую разрядность информации чем блок 1, и большее быстродействие Выборка информации из блока 1 и нако пителя 2 (фиг. 1) начинается одновре менно с поступлением в них кода адре са и заканчивается к моменту t (фиг. 2) для накопителя 2 (фиг. 1) и к моменту 1з(Фиг. 2), t и tg (фиг. 2) для блока 1 (Фиг..1) постоянной памяти. Распределение информации по разря дам блока 1 постоянной памяти и накопителя 2 следующее. Разряды накопителя 2i О, 1, 2, ...,п, п+1,п + 2, 4;-разряды блока 1 постоянной памяти: О, 1, 2, ..., п, п + 1,п + 2, где разряды О, .. ., п - информационные; п 1 , п + 2 -.контрольные; п « 3, п + 4 разряды, в которых указан уточненный адрес ячейки накопителя 2, При уточнении принадлежности ячей ки накопителя 2 ячейке блока 1 посто янной памяти происходит сравнение .состояния разрядов регистра 3 (фиг.1 с разрядами (п + 3) и (п + 4) информации накопителя 2, в которых указан уточненный адрес ячейки. Сигналы с выходов регистра 3 поступают на первые входы элементов И 4 и 5 (фиг. 1). На вторые входы элементов И 4 и 5 поступают сигналы из накопителя 2, соответствующие (п + 3) и (п + 4) разрядам информации. Сигналы с выходов элементов И 4 и 5 поступают на вход 6 сравнения, где они сравниваются. При совпадении этих сигналов вырабатывается сигнал, который подается на первые входы элементов И 7 и 8. Это соответствует моменту времени 1 на временной диаграмме (фиг.2). На вторые входы элементов И 7 и 8 поступают сигналы с выходов 14 накопителя 2, соответствующие контрольным разрядам (п + 1), (п + 2). Информация, содержащаяся в блоке 1 постоянной памяти и в накопителе 2, контролируется по модулю три, поэтому контрольные разряды не содержат нулевой информации. При наличии контрольных разрядов, а следовательг но, и корректирующей информации в накопителе 2 срабатывает .хотя бы один из элементов И 7 и 8. Сигналы с выходов элементов И 7 и 8 объединяются на элементе ИЛИ 9 и поступают на вход блока 1 постоянной памяти и на вход элемента НЕ 10 (фиг. 1). Это соответствует моменту времени 17.(Фиг. 2) . Сигнал с выхода элемента НЕ 10 (фиг. 1) управляет вьщачей кода информации из накопителя 2. Сигнал с выхода элемента ИЛИ 9 временно блокирует выдачу кода информации из блока 1 постоянной памяти. Это соответствует моменту tj на временной диагра2 1ме (фиг. 2) . Сигнал с выхода элемента НЕ 10 (фиг. 1) разрешает выдачу кода информации из накопителя 2, тем самым осуществляется коррекция информации блока 1 постоянной памяти. Если уточненный адреб ячейки накопителя 2, указанный в (п 3) и (п - 4) разрядах информации, не совпадает с содержимым регистра 3, то элементы И 4 и 5 и схема б сравнения не срабатывают, на первые входы элементов И 7 и 8 сигнал не подается и с выхода элемента ЙЯИ 9 не поступает сигнал временной блокировки блока 1. Это соответствует моменту tj на временной диаграмме г(фиг. 2). В этом случае - информация выдается из блока 1 (фиг. 1), а информация, выбранная из накопителя 2, временно блокируется сигналом с выхода элемента НЕ 10, Это соответствует момечту t на временной диaгpaм le (фиг. 2), Если накопитель 2 (фиг. 1) не содержит информации, то ни один из элементов И 4, 5, 7, 8, элемент ИЛИ 9 и схема 6 сравнения не сработают. В этом случае информация будет выбираться из блока 1 постоянной памяти. Это соответствует моменту tg на временной диаграмме (фиг. 2).

Таким образом, коррекция информации в блоке 1 постоянной памяти (фиг. 1)- осуществляется параллельно с выборкой из него информации.

Технико-экономическое преимущество предлагаемого устройства заключается в .его более высоком быстродействии, по сравнению с прототипом, достигаемым за счет исключения вто.ричного обращения к накрпителю при коррекции информации.

Формула изобретения

Устройство для коррекции информации в блоках постоянной памяти, содержащее накопитель и элемент НЕ, выход которого подключен к одному из входов накопителя, другие входы которого являются одними из входов устройства, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит

схему сравнения, элементы И, элемент ИЛИ и регистр старлийх разрядов адреса, входы которого являются другими входами устройства, а выходы подключены соответственно к первым входам первого и второго элементов И, вторые входы которых, соединены с выходами первой группы выходов накопителя, выходы первого и второго элементов И соединены с входами схемы сравнения, выход которой подключен к первым входам третьего и четвертого элементов И, вторые входы которых соединены с выходами второй группы выходов накопителя, выходы третьего

и четвертого элементов И подключены к входам элемента ИЛИ, выход которого соединен с входом элемента НЕ, выходы третьей группы выходов накопителя и выход элемента ИЛИ являются соответственно информационными и управляющим выходами устройства.

Источники информации, принятые во внимание при экспертизе

1.Патент США № 4028683, кл. 340-172, опублик. 1977.

2.Патент QJA 4028679,

кл. 340-172.5, опублик. 1977 (прототип) .

// /г