Запоминающее устройство с коррекцией информации Советский патент 1988 года по МПК G11C29/00 

Изобретение относится к вычислительной технике и может быть использовано при построении управляющей памяти ЦВМ.

Целью изобретения является расширение области применения устройства за счет коррекции массивов слов с произвольными адресами начала и конца и увеличения информационной емкости устройства без увеличения разрядности адресного кода.

На фиг.I приведена схема запоминающего устройства} на фиг.2 - схема блока начальных адресов.

Запоминающее устройство (фиг.1) содержит блок 1 начальных адресов, шифратор 2, первый элемент НЕ 3, ком мутатор Д данных, блок 5 полупостоянной памяти (ПИЗУ), элемент РШИ 6, первый элемент И 7, второй элемент НЕ 8, второй элемент И 9, блок 10 постоянной памяти (ПЗУ), триггер I1, элемент И-Ш1И 12, адресные входы 13, вход 14 запуска, вход 15 начальной установки.

Блок 1 начальных адресов (фиг.2) содержит п дешифраторов 16, соединенных с адресными входами 13, m элементов И 17, элемент ИЛИ 18, причем один из выходов каждого дешифратора 16 соединен с одним из входов элементов И 17, выходы которых подключены к входу шифратора 2 и входам элемента ИЛ 18. Код адреса, поступающий на блок начальных адресов, разбивается на п групп разрядов, каждая группа дешифрируется своим дешифратором 16, один из выходов каждого дешифратора в соответствии с кодом начального адреса корректируемого массива соединяется с входом элементов И 17 (число этих элементов m равно максимально возможному числу начальных адресов) .

Элементы НЕ 3 и И-ИЛИ 12 (фиг.1) представляют собой коммутатор 19 адреса, а элементы 7 - 9 - распределитель 20 импульсов.

Устройство, в режиме коррекции работает следующим образом.

При корректировке одиночных слов в блоке 1 начальных адресов перемычками набираются коды адресов этих слов. До появления сигнала Kopp.l на выходе элемента ИЛИ 18 устройство работает как обычное ПЗУ, т.е. на блок ПЗУ И) поступают код адреса и сигналы запуска, а считанные сигналы

5

0

5

0

5

0

5

0

5

поступают на выход устройства. В случае обнаружения блоком 1 начальных адресов одного из адресов корректируемых слов шифратор 2 преобразует этот адрес в новый адрес блока ППЗУ 5, по которому заранее записана скорректированная информация и, например, О в дополнительном разряде. По сигналу Kopp.l на блок ППЗУ 5 поступает шифрированный адрес и сигнал запуска, считанная информация с ППЗУ 5 поступает на выход устройства.

При поступлении на устройство следующего адреса (отличающегося от адресов корректируемых слов) сигнал Kopp.l прекращается и выбор числа происходит опять из блока ПЗУ 10.

При корректировке массивов или при увеличении объема памяти запоминающего устройства в блоке 1 начальных адресов набираются начальные адреса массивов, по каждому из которых в блоке ППЗУ 5 по соответствующим шифри- рованным адресам заранее записань адрес следующего обращения к ППЗУ 5 и 1 в дополнительном разряде (Корр 2), свидетельствующая при считывании о том, что следующий адрес, хотя код этого адреса и не набран в блоке 1 начальных адресов, должен быть скорректирован. При поступлении на адресный вход 13 устройства адреса, совпадающего с одним из набранных начальных адресов массивов, аналогично коррекции одиночного слова, происходит считывание из ППЗУ 5. При этом сигнал Корр.2 действует так же, как и сигнал Kopp.l, за исключением того, что код адреса на ППЗУ 5 поступает с шины 13 адреса, 1 в дополнительном разряде корректированных чисел массива должна быть записана столько раз, каков объем корректируемого массива, в последнем слове массива дополнительный разряд ППЗУ 5 содержит О. После окончания сигнала Корр.2 последующая выборка происходит из блока ПЗУ 10.

Увеличение объема запоминающего устройства в 2 раза происходит за счет того, что одни и те же коды адресов используются дважды: как для ПЗУ 10 без признака вторичной коррекции, так и для ППЗУ 5 с признаком вторичной коррекции. При использовании нескольких (1) дополнительных разрядов

возможно увеличение объема памяти в 21 раз.

Устройство работает следующим образом.

Сначала по входу 15 на вход блока ППЗУ 5 приходит сигнал начальной установки, который обнуляет его регистр числа и поэтому с первого выхода этого блока на второй вход элемента ИЛИ 6 поступает сигнал О (отсутствие признака вторичной коррекции).

Далее устройство работает до появления на выходе блока I начальньпс адресов сигнала Корр.1 как обычное ПЗУ, т.е. коды адреса поступают на блок ПЗУ 10 по входам 13 адреса, а импульс на вход 14 запуска - через открытый элемент И 9. Коды чисел с выхода блока ПЗУ 10 через коммутатор 4 данных поступают на выход устройства (триггер 11 предварительно устанавливается в О импульсом запуска)

В случае обнаружения блоком 1 начальных адресов одного из начальных адресов сигнал Корр.1 открьтает первый элемнт И элементов И-ИЛИ 12, закрьюает через элемент НЕ 3 второй элемент И элементов И-ИЛИ 12, через элемент ИЛИ 6 открьшает элемент И 7 и через элементы ИЛИ 6 и НЕ 8 закрывает элемент И 9 и устанавливает триггер 11 в положение 1.

Таким образом, на блок ППЗУ 5 поступает импульс на вход 14 запуска через открытый элемент И 7 и шифрованный код адреса с выхода шифратора 2 через элемент И-ИЛИ 12. Считываемая из ППЗУ информация поступает через коммутатор 4 на выход устройства.

Если необходимо скорректировать и следующее слово, то в специальном дополнительном разряде ППЗУ 5 записывается, например, 1, свидетельствующая при считывании о том, что следующий адрес, хотя код этого адреса и не набран в блоке начальных адресов, должен быть скорректирован. Эта Г образует сигнал Корр.2, который действует так же, как и сигнал Корр.1, за исключением того, что код адреса на ППЗУ 5 поступает с входов 13 адреса. Таким образом, 1 должна быть записана столько раз, каков объем корректируемого массива. В последнем слове массива в дополнительный разряд ППЗУ 5 записывается О, и следующий импульс на вход 14 запуска поступает на ПЗУ 10 и сбрасы0

5

0

5

0

5

0

5

0

5

вает триггер II в О. При этом вновь считывается информация из ПЗУ и через коммутатор 4 данных поступает на выход.

Формула изобретения Запоминающее устройство с коррекцией информации, содержащее блок постоянной памяти, адресные входы которого являются одноименными входами блока устройства и соединены с входами начальных адресов, выходы кода совпа 1,ения которого подключены к входам шифратора, блок полупостоянной памяти и коммутатор данных, выходы которого являются информационными выходами устройства, отличающееся тем, что, с целью расширения области применения устройства за- счет коррекции массивов слов с произвольными адресами начала и конца и увеличения информационной емкости устройства без увеличения разрядности адресного кода,в устройство введены коммутатор адреса, элемент ИЛИ, распределитель импульсов и триггер, причем информационные входы первой и второй групп коммутатора адреса соединены соответственно с выходами шифратора и адресньми входами устройства, выход признака совпадения блока начальных адресов подключен к S-входу триггера, первому входу элемента ИЛИ и управляющему входу коммутатора адреса, выходы которого соединены с ад- ресными входами блока полупостоянной , памяти, выход дополнительного разряда и вход выборки которого подключены соответственно к второму входу элемента ИЛИ и к первому выходу распределителя импульсов, импульсный вход которого является входом запуска устройства, а управляющий вход и второй выход соединены соответственно с выходом элемента ИЛИ и R-входом триггера, прямой и инверсный выходы которого подключены к управляющим входам коммутатора данных, информационные входы первой и второй групп которого соединены соответственно с выходами основных разрядов блока полупостоянной памяти и выходами блока постоянной памяти, вход выборки которого подключен к второму выходу распределителя импульсов, вход начальной установки блока полупостоянной памяти является одноименным входом устройства.

JL

I I-11

Изобретение относится к вычислительной технике и может быть ис- пользовано при построении управляющей памяти ЦВМ. Целью изобретения является расширение области применения устройства за счет коррекции массивов слов с программными адресами начала и конца и увеличения информационной емкости устройства без увеличения разрядности адресного кода. Запоминающее устройство содержит блок постоянной памяти, блок полупостоянной памяти (ППЗУ), блок начальных адресов, шифратор, коммутатор адреса, коммутатор данных, распределитель импульсов, элемент ИЛИ и триггер. Цель изобретения достигается тем, что в блоке начальных адресов набираются начальные адреса массивов , по каждому из которых в ППЗУ по соответствующим адресам заранее записаны 1 в дополнительном разряде и адрес следующего обращения к ППЗУ. В результате информация по следующему адресу будет скорректирована несмотря на то, что зтот адрес будет не совпадать с зафиксированными в блоке начальных адресов. Записанное в дополнительном разряде ППЗУ количество 1 определяется объемом корректируемого массива. 2 ил. § (Л

Влоя MMMtM/д atftal

--o- -o-o--o-

--o-rr