Устройство для вычисления гиперболических функций Советский патент 1982 года по МПК G06F7/548 

(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ГИПЕРБОЛИЧЕСКИХ

ФУНКЦИ 1

Изобретение относится к ци4ровой вы числительной технике и может быть использовано в ЦВМ, работающих в позиционных системах счисленяга с фиксированной запятой. Известны устройства для вычисления гиперболических функций 1 и 2. Однако они имеют невысокое быстро действие и большую заключительную ве- лнчйну погрешности. Наиболее близким по технической сущ ности к 11редлагаемому является устройство для формирования гиперболических функций, содержашее регистры, сумматорь -вычитатели, блок управления, постоянн запоминающее устройство и блок ощэеделещш знака псевдочастного 2. Недостатком известного устройства является большая величина погрешности Вычислений, которая для ряда значений гументов при вычислении функций arstiz и arch г имеет порядок 2. Цель изобретения - повышение точности вычисления при вычислении гиперболических функций arct) 1 и arch z . Поставленная цель достигается тe, что устройство для вычисления гиперболических функций, содержашее первый, второй, третий и четвертый регнстрь, первый, второй, третий и четвертый одноразрядные сумматоры-вычитатели, блок постоянной памяти и блок ухфавления, гфичем первый выход блока управления соединен с управляющими входами первого, второго регистров, второй выход блока управления соединен с управляющим входом третьего регистра, третий выход блока управления соединен со знаковыми входами первого, второго и четвертого сумматоров выч1ггате- лей, первые входы первого, второго, третьего н четвертого cyMMaTqpoB-вычитателей соединены с новыми выходами соответственно первого, второго, третьего и четвертого регистров, первые вхен ды которых соединены с выходами соот Вйтствующнх сумматоров-вычитателей, выход блока постоянной памяти соединен с вторым входом четвертого сумматора-аычитатепя,- второй выход чегрввр того регистра соединен с шиной вьщачн результата устройства, содержит регистр номера результата, первый, второй и третий блоки элементов И, пятый сумма- тор Вычитатель, причем разрядные выходы регистра номера результата соединены с соответствующими входами блока постоянной памяти и с первыми группами входов первого, второго и третьего блоков И, Выходы которых соединены с Вторыми входами соответственно второго, первого и третьегх суммато- ров--вычнтателей. четвертый выход блока управлеШхя соединен с первым входом регистра номера разряда, вторьге входы первого, второго, третьего, четвертого регистров к регистра номера разряда соединены с шиной установки начального значения устройства, выход старшего разряда регистра номера разряда соединен с первы.м Входом блока управления, второй вход которого соединен с выходо пятого сзмь.- атора-вычктателя, первый Вход которого соединен с выходом треть его сумматора вычитателя, а второй вход - с Выходом второго сумматора- аынитателя. вторая групла входов пер- зого блока элементов И соедш ена с выхоцамн нечетных разрядов первого регистра, начиная, с третьего разряда, вторая группа входов второго блока элементов И соединена с выходами нечет- тлх разрядов второго perjjcipa, начилая с третьего разряда, вторая группа входов третт-его блока элементов И соедн ireiia с выходами каждого четвертого раз р-ада третьего регистра, начиная с пятог разряда, третья группа входов третьего олока элементов И соединена с пятым выходом блока управления, второй выход четвертого регистра соедилен с Шйной в дачи результата устройства. Блок управлания содержит первый и второй элементы sanepjiiKH, первый, второй н третий элементы НЕ, первый, второй и третий триггеры, эл.емент эквивалентности с инвэрсным выходом, первый и второй элементы, И, элемент ИЛИ к г нератор тактовых, сигналов, гфнчем перв Вход 1 еивратора тактовых сигналов сое- ,n...i.f с первым входом блока управлешш эрвый вььход которого соедгшен с первы

З1..ъхолом генератора, тактовых сигналов, Второй, третий, четвертый и пятый выходы которого соединены соответственно

группы входов блоков элементов И и группа выходов регистра 21 номера разряда и шина 22 Выдачи результатов. с вторым выходом блока управления, входом первого элемента задержки, первым входом первого элемента И, первым входом второго элемента И, второй вход блока управления соединен с входом второго элемента задержки и первым входом элемента эквивалентности с инверсным выходом, второй вход KOTqDoro соединен с прямым выходом первого триггера и вторым входом первого элемента И, Выход которого соединен с первым входом элемента ИЛИ, втсрой вход которого соединен с выходом второго элемента И, второй вход которого соединен с третьим входом элемента эквивалентности с инверсным выходом и прямым выходом Второго триггера, первый вход которого соединен с входом второго элем,ента НЕ, выход которого соединен с вторым входом второго триггера, тактовый вход которого соединен с шестым выходом генератора тактовых сигналов, седьмой выход которого соединен с тактовым входом третьего триггера, выход которого соединен с третьим выходом блока управления, четвертый выход которого соединен с выходом элемента эквивалентности с инверсным выходом,, четвертый вход которого соединен с входом первого элемента задержки, выход которого соединен с нервым входом первого триггера, второй вход которого соединен с выходом второго элемента задержки и входом первого элемента НЕ, выход которого соединен с третьим входом первого триггера, выход элемента ИЛИ соединен с первым входом третьего триггера и с входом третьего элемента НЕ, вькод которого соединен с вторым входом третьего триггера, восьмой выход генератора тактовых сигналов соединен с пятым выходом блока управления. На фиг. 1 представлена структурная схема устройства} на фиг. 2 - функциональная схема одной на возможных реализадий блока управления. Структурнаясхема устройства (фиг. l) , содержит первый, второй, третий и четвертый регистры 1-4, блок 5 постоян- ной памяти, регистр б номера разряда, первый, второй и третий блоки 7-9 элементов И, первьй, второй, третий, чет-, вертый и пятый сумматоры-вычитатели Ю - 14, блок 15 управления, шишл ввода начальных данных 16 - 20, первые Фушщионапьная схема блока управле ния (фиг. 2) содержит элементы 23 и задержки, э; ементы НЕ 25, триггер 2 логическую схему, реализующую функци эквивалентности с инверсным выходом элемент НЕ 28, триггер 29, элементы И 30 k 31, элемент ИЛИ 32, алеметНЕ 33, триггер 34 и reHepaTqp 35 та товых сигналов. Разрядность регистров 1-4 равна разрядность регистров равна п /2. Бло элементов И 7 и 8 щэедназначены для обеспечения сдвига регистров 1 и 2 н переменное число разрядов (на 2j, где j 1,2,...,п/2) и содержат по п/2 двухвходовых элементов И. Блок 9 эле MBHiOB И обеспечивает сдвиг на 4J разрядов (J 1,2,...1 п/4). Алгоритм вычисления функций arsti Z arcli г записывается в виде двух сие тем рекуррентных соотношений, первая из которых описывает вычислительный процесс первой итерации из каждой пар итераций, вторая описывает вычислител ный процесс второй итерации: .K K-I VfVl . .h,Г-. если eoAv Zj, Ч.®к. f . .7 -Т .t : .J - . . , ,i. , .Л Ят-1 К. , „ CAV17,, 1-,если где К I,2j3,,..,5 - номер итерации; S - количество итераций; j 1,2,3,..., п /2. Если ,-f то повторяю ся еще две итерации с прежним значени ем j , В противном случае переменная получает щэиращение на 1. При вычислении arsf z устройство работает следующим образом. 1.В регистр 1 по шине 16 вводится 1, регистр 2 обнуляется, в регистр 3 по шине 18 вводится аргумент Z ; О 4 Z -t , регистр 4 обнуляется ,в младшем разряде регистра 6 устанавливается , в остальных разрядах - нули, в блоке 15 утфавления запоминается значение Q °О, соответствующее -f 1. 2.Единичный сигнал, поступающий ю младшего разряда регистра 6, открывает в блоках 7 и 8 элементы. И, сумматорвычитатель 11 выполняет поразрядное сложение содержимого регистра 2 с содержимым регистра 1, которое, поступая в сумматор-вычитатель 11 через блок 7, оказывается сдвинутым на два разряда вгфаво осгносительно содернсимого регистра 2. Аналогичная операция выполняется в сумматоре-вычитателе 1О. Сумматор-вычитатель 13 складывает содержимое регистра 4 с числом arth 2, поступающим в сумматор-вычитатель 13 из блока 5 постоянной памяти по сигналу регистра 6. В сумматоре-вычитателе 14 Выполняется вычитание из содержимого регистра 3 результата операции, Bbirtoaняемой в сумматоре-вычитателе 11с целью определения величины 1, Поскольку сложение-вычитание вьшолняется последовательно, то сумматор-вычнтатель 14 заканчивает операцию вычитания с незначительной задержкой относительно момента формирования результатов в сумматорах-вычитателях ID и 11. Знак результата вычитания (f ) запоминается в блоке 15 управления. 3.Если О, тоСВхЮ, CBY 11 и СВ9 14 вьшолняют сложе1ше, в противном случае - вычитание. Сумматор-вычктатель 12 вьшолняет одновременно вычитание из содержимого регистра 3 этого числа, сдвинутого на 4 разряда вправо. Для этого на каждой второй итерации блок 15 управления выдает управляющий сигнал на блок 9. Из результата операгшл, вьшолняемой сумматорами-вычктателямк 12и 14, вычитается число, получающееся на выходе сумматора-вычитателя 11 знак результата этой операции (i) запоминается в блоке 15 управления, 4.В блоке 15 управления вьгаолняет-ся сравнение f Q и . Если , то повторяется .пи. 2 и 3. В противном случае передается на место, остальные значешш на следуюшюс двух итерациях не использукэтся; содержимое регистра 6 сдвигается на одил разрад влево и выполняется переход к выполнению пп. 2 и 3. Сдвиг единицы в регистре 6 соответствует увеличению на 1 переме шой j в формулах (1) и (2 Во время второй пары итераций блоки 7 и 8 обеспечивают сдвиг на 4 разряда вправо и т.д. Итерацио1шый процесс заканчивается, когда вырабатывается сигнал сдвига содержимого Prj 6 влево при наличии 1 в старшем разряде регистра 6. Анализ алгоритма и его моделирование на ЦВМ показывает, что в среднем выг);олняется 1,5п ктераций, т.е. количество итераций несколько больше, чем в известном уст- ройстве, но время вычисления не увеличивается из-за использования блоков эле ментов И вместо сдвиговых регистров. Эффективность изобретения заключаетс в повьпиенни точности вычислений устройством в 1 . раз (при п З примерно в 2 раза) по сравнению с известным устройством за счет использования аснюфошюго режима вычислений с четКым количеством итераций при тшс же характеристиках, как объем оборудованкс; и быстродействие. Ь устройстве-протот1ше выполняется (п + 1)/2 4-54-17+... сдвигов, при ЗО, 1-1 53.5. При этом общее вре мя вычнсас;шя функции arsh Z или arct (при ) примерно равно 33-Ьел.время последовательного слож ния дйух h -разрядных двоичWuio: чисел; время сдвига на один двоичны разряд. При отсутствии дополнительных разря СЛ. . -CAB. В предлагаемом устройстве вычисление -уу.аг-.акных функций выполняется в средне K-S за время Т l,5n.t 1350t Ф о р м у JT а изобретения 1. Устройство для вь числе1шя гиперGojiifiecKHx функций, содержащее- первый, второй, третий и чeтвepтыLй регистры, перцый, второй, третий и четвертый одн ра.зряд {ые сумматоры-вычитатели, блок п 9 88 стоянной памяти и блок управления, причем первый выход блока управления соединен с управляющими входами первого, второго и четвертого регистров, второй выход блока управления соединен с управляющим входом, третьего регистра, третий выход блока управления соединен со знаковыми входами первого,второго и четвертого сумматоров- вычктателей, первые входы первого, второго, третьегх) и четвертого сумматоров- вычитателей соединены с первыми выходами соответственно первого, втфого, третьего и четвертого регистров, первые входы которых соединены с выходами соответствующих сум маторов-вычитате.. Выход блока постоянной памяти соединен с вторым .входом четвертого сумматоравычитателя, второй выход четвертого регисара соединен с шиной вьщачи результата устройства, отличающееся тем, что, с целью повьщ1ения точности вычислений гиперболических функций, устройство содержит регистр номера результата, первый, второй и третий блоки элементов И, пятый сумматор-вычитатель, причем разрядные вькоды регистра номера результата соединены с соответствующими входами блока постоянной памяти и первыми группами входов первого, второго и третьего блоков злеMeirrpB И, выходы которых соединены с . вторыми Входами соответствеш о второго, первого и третьего сумматоров-вычитателей, четвертый выход блока управления соединен с первым входом регистра номе.ра разряда, вторые входы первого, второго, третьего,четвертого регистров и регистра номера разряда соединепы с шиной установки начального значения устройства, выход старшего разряда регистра номера разряда соединен с первым входом блока управления, второй вход котс рого соединен с выходом пятого сумматора-вычитателя, первьй вход которого соединен с выходом третьего сумматоравычитателя, а второй вход - с выходом второго сумматора-вычитателя, вторая группа Входов первого блока элементов И соединена с Выходами нечетных, разрядов первого регистра,начиная с третьего разряда, вторая группа входов второго блока элементов И соединена с выходами нечетных разрядов Второго регистра, начиная с третьего . Вторая группа входов третьего блока элементов И соединена с выходами каждого четвертого разряда третьего регистра, шчиная с пятого разряда, третья группа входов третьего блока элементов И соединена с пятым выходом блока управления, второй вьосод четвер того регистра соединен с шиной выдачи результата устройства. 2. Устройство по п. 1,отличающее с я тем, что блок управления содержит первый и втсрой элементы задержки, первый, второй и третий элементы НЕ, первый, второй и третий триггеры, элемент эквивалентности с инверсным выходом, первый и втсрой элементы И, элемент ИЛИ и генвратср тактовых сигналов, щэичем первый вход генератс а тактовых сигналов соединен с первым входом блока управления, первый выход которого соединен с первым выходом генератора тактовых сигналов, второй, третий, четвертый и пятый выходы котср го соединены соответственно с вторым Выходом блока управления, входом первого элемента задержки, первым входом первого элемента И, первым входом (второго элемента И, второй вход блока упра вления соединен с входом BTqporo элемен та задержки и первым входом элемента эквивалентности с инверсным выходом, второй вход которого соединен с прямым выходом первого триггера и вторым входом первого элемента И, выход которого соединен с первым входом элемента ИЛИ второй вход которого соединен с выходом второго элемента И, второй вход которого соединен с третьим входом элемента эквивалентности с инверсным выходом и 081О 1ФЯМЫМ выходом второго триггера, первый вход которого соединен с входом втсрого элемента НЕ, вьосод которого соединен с вторым пходо.м .второго триггера, тактовый вход которого соединен с шестым выходом генератора тактовых сигналов, седьмой выход которого соединен с тактовым входом третьего триггера, выход которого соединен с третьим выходом блока управления, четвертый Выход которогчэ соединен с выходом элемента эквивалентности с инверсным выходом, четвертый вход которого соединен с входом первого элемента задержки, выход которого соединен с первым входом первого триггера, второй вход которого соединен с выходом второго элемента задержки и входом первого элемента НЕ, выход которого соединен с третьим входом первого триггера, выход элемента ИЛИ соединен с первым входом третьего триггера и с входом третьего элемента НЕ, выход которого соединен с вторым входом третьего триггера, восьмой выход генератора тактовых сигналов соединен с пятым выходом блока угфавления. Источники информации, принятые во внимание прн экспертизе 1.Авторское, свидетельство СССР № 46563О,кл. Q Об F 7/38, 1973. 2. Авторское свидетельство СССР № 484522, кл. Q 06 F 15/20, 1978 (прототип).

(pvf.f