Устройство для обработки цифровых данных Советский патент 1982 года по МПК G06F15/04 

С5Ю УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ЦИФРОВЫХ ДАННЫХ

1

Изобретение относится к вычислительной технике и может быть использовано в системах обработки цифровых данных, работающих в реальном масштабе времени или при отладке программ задач, возложенных на такие системы.

Известно устройство для обработки цифровых данных, которое содержит блок оперативной памяти, блок постоянной памяти, регистр адреса, регистр команд, дешифратор команд, рабочие регистры и логику процессора 1 .

Однако это устройство не позволяет оперативно менять программы задач, хранящихся в блоке постоянной памяти. Необходимость в изменении программ возникает при их отладке или отработке (моделировании) новых задач, возложенных на системы обработки цифровых данных.

Наиболее близким по технической сущности к изобретению является устройство, содержащее генератор тактовых импульсов, выходы которого подключены к первым входам блока микропрограммного управления и управляющему входу блока отладочной памяти, первые выходы которого соединены с выходами устройства, второй и третий - с управляющими входами блоков оперативной и постоянной памяти, адресные входы которых подключены к выходам регистра адреса и входам блока отладочной памяти, а выходы - к кодовым шинам блоков памяти, соединенным с входами регистра команд и через блок вентилей к выходам блока отладочной памяти, управляющий вход которого подключен к четвертому вхо5 ду блока микропрограммного управления, выходы разрядов регистра команд, определяющих операционную часть команды, - к вторым входам блока микропрограммного управления, а выходы раз20рядов, определяющих адресную часть команды, - к входам регистра адреса. В известном устройстве одна часть команды хранится в блоке постоянной

и блоке отладочной памяти, другая, наряду с обрабатываемыми данными, - в блоке оперативной памяти.. Набор команд , хранящихся в блоке оперативной памяти, не фиксирован, а формируется 5 в процессе выполнения текущей операции.

Для оперативного изменения командной информации при отладке программ задач или при отработке новых задач, iq возложенных на системы обработки цифровых данных, вместо блока постоянной памяти информация считывается из блока отладочной памяти. В качестве блока отладочной памяти может быть любой запоминающий блок с оперативной сменой информации (блок оперативной памяти, блок полупостоянной памяти с электрической сменой информации.и т«Л.) С2. Недостатком известного устройства является то, что время выборки блока отладочной памяти должнобыть не менее времени выборки постоянной памяти, что требует применения более современных и совершенных, а значит, более дорогих блоков памяти. Цель изобретения - повышение экономической эффективности за счет обес Печения возможности применения отладо ной памяти с низким быстродействием. Поставленная цель достигается тем, что в устройство, содержащее генератор тактовых импульсов, соединенный с первым входом блока микропрсэграммного управления, группа выходов которого подключена к выходам устройства, первый выход - к управляющему входу блока оперативной памяти, второй выход управляющему входу блока постоянной памяти, адресный вход блока оперативной памяти соединен с первым выходом регистра адреса, второй выход регистра адреса соединен с адресным входом блока постоянной памяти и адресным входом блока откладочной памяти, выходы блоков оперативной памя ти и постоянной памяти соединены с кодовыми шинами блоков памяти, регист команд, первый выход которого, опреде ляющий код операции, соединен с вторым входом блока микропрограммного управления, а второй выход - с входом регистра адреса, дополнительно введен коммутатор, буферный регистр, элемент И, два триггера, два элемента задерж- 5 ки, причем выход коммутатора соединен с входом регистра команд, управляющий вход которого через первый элемент задержки соединен с третьим выходом блока микропрограммного управления и управляющим входом буферного регистра , первый вход коммутатора соединен с выходом буферного регистра, вход ,, которого соединен с кодовыми шинами блоков памяти, второй вход коммутатора соединен с выходом блока отладочной памяти, управляющий вход которого соединен с синхронизирующим- входом первого триггера и через второй элемент задержки с выходом генератора тактовых импульсов и синхронизирующим входом второго триггера, установочныи вход которого соединен со вторым выходбм блока микропрограммного управления, а выход - с первым входом элемента И,второй: вход которого соединен с выходом первого триггера, выход элемента И соединен с управляющим входом коммутатора, установочный вход первого триггера соединен с вторым выходом регистра адреса. На фиг. 1 представлена схема уст- . ройства; на фиг. 2 - временные диаграммы работы устройства. Устройство содержит генератор 1 тактовых импульсов, второй триггер 2, элемент 3 задержки, первый триггер 4, блок 5 отладочной памяти, блок 6 микропрограммного управления, выходы 7 устройства, блок 8 оперативной памяти, блок 9 постоянной памяти, буферный регистр 10, элемент 11 задержки, регистр 12 команд, регистр 13 адреса, кодовые шины 14 блоков памяти, ком- мутатор 15 и элемент И 16. Устройство работает следующим образом.. Генератор 1 тактовых импульсов вырабатывает серию импульсов, распределенных вО времени, которые синхронизируют работу всего устройства. Блок 6, расшифровав очередной им- : пульс, выработанный генератором 1 на основании кода операции, поспупающего на его вторые входы, выдает сигнал на выходы 7 для соответствующего устройства - вычислителя, устройства ввода, устройства вывода (не показаны) . Регистр 13 в общем случае может быть многоступенчатым и выполнять операции преобразователя адреса команды., Допустим, .что по (1-1)-му тактово-. 5 му импульсу (ТИ) производится установка состояния последней ступени регист/ра адреса. Тогда через время , необходимое на установку кода адреса.

производится запуск блока 5 отладочной памяти и первого триггера . 8 триггере в зависимости от того, откуда должна быть считана информация, записывается 1 либо О. По i-му ТИ блок 6 вырабатывает импульс запуска блока 9 постоянной памяти и устанавливает второй триггер 2 в состояние 1. При этом на первый вход элемента И 16 поступает разрешающий сигнал и решение вопроса откуда должна быть считана информация зависит от наличия сигнала на втором входе элемента И 16. Через время, равное времени выборки блока 9, в кодовых шинах 1 запоминающих блоков появляеся информация и по (1+1)-муТИ заносйтся в буферный регистр 10. По (1+2)-му ТИ начинается выполнение команды и подготовка следующего адреса команды, поэтому необходимо, чтобы к этому-моменту считанная команда уже попала в регистр 12 команд.

Таким образом, максимальное время выборки блока отладочной памяти (фиг. 2) равно.

где tg д р - время выборки блока

отладочной памяти; ; Т - время между двумя соседними

тактовыми импульсами; tj - время задержки элемента 3; к установки кода

регистра 12 команд; t - время задержки коммутатора 15.

Таким образом, в предлагаемом устройстве время выборки отладочной памяти может быть значительно больше времени выборки блока постоянной памяти при сохранении реального масштаба времени системы обработки цифровых данных, за счет чего появляется возможность отладки программ в реальном масштабе времени при применении бло-г ков отладочной памяти с худшим, чем в блоке постоянной памяти, быстродействием.

Формула изобретения

Устройство для обработки цифровых данных , содержащее генератор тактовых импульсов, соединенный с первым входом блока микропрограммного управлени группа выходов которого подключена

к выходам устройства, первый выход к управляющему входу блока оперативно памяти, второй выход - к управляющему входу блока постоянной памяти, адресный вход блока оперативной памяти соединен с первым выходом регистра адреса, второй выход регистра адреса соединен с адресным входом блока постоянной памяти и адресным входом блока отладочной памяти, выходы блока оперативной памяти и постоянной памяти соединены с кодовыми шинами блоков памяти, регистр каманд первый выход которого, определяющий код операции, соединен с вторым входом блока микропрограммного управления, а второй выход - с вхоД|ОМ регистра адреса, о т л и ч а ю щ ее с я тем, ;что, с целью повышения :экономической )ективности за счет обеспечения возможности применений отладочной памя ТИ с низким быстродействием, в него введен коммутатор, буферный регистр, элемент И, два триггера, два элемента задержки, причем выход коммутатора соединен с входом регистра команд, управляющий вход которрго через первы элемент задержки соединен с третьим выходом блока микропрограммного управления и упраэляющим входом буферного регистра, первый вход коммутатора соединен с выходом буферного регистра, вход которого соединен с кодовыми шинами блоков памяти, второй вход коммутатора соединен с выходом блока отладочной памяти, управляющий вход которого соединен с синхронизирующим входом первого триггера и через второй элемент задержки с выходом генератора тактовых импульсов и синхронизирующим входом второго триггра, установочный вход которого соединён с вторым выходом блока микропрограммного управления, а выход - с первым входом элемента И, второй вход которого соединен с выходом первого триггера, выход элемента И соединен с управляющим входом коммутатора, установочный вход первого триггера соединен с вторым выходом регистра адреса.

Источники информации, принятые во внимание при экспертизе

9

7 ttf t

L. S

ff

ff

/y

/

V4

J

у

fff.