Дешифратор адреса Советский патент 1982 года по МПК H03K17/693 

(5) ДЕШИФРАТОРАДРЕСА

1

Изобретение относится к электрон:ной вычислительной технике и может быть использовано, например, при построении программируемых запоминающих устройств на лавинно-инжекционных МДПТранзисторах с плавающим затвором.

Известен дешифратор адреса, содер- жащий группы включенных последовательно и параллельно МДП-траизмсторов, истоки в группе параллельно включенных ю транзисторов заземлены, а стоки подключены к выходной шине и через зарядные МДП-транзисторы к шинам управления fl 3К недостаткам подобного устройства is следует отнести низкое быстродействие и значительную потребляемую мощность.

Наиболее близким по технической сущности .и схемной реализации к предлагаемому является дешифратор адреса, 20 содержащийпять входных МДП-транзис торов, четыре МДП-транзистора связи .и десять зарядных МДП-транзисторов,

стоки первого, второго, третьего и четвертого входных МДП-транзисторов . объединены и соединены с истоком первого зарядного МДП-транзистора, затвор которого подключен к затвору.второго зарядного МДП-транзистора, и с объединенными истоками первого и второго 4ДП-транзисторов связи, стоки которых подключены соответственно к первой и третьей выходным шинам, истоки первого, второго и третьего входных МДП-транзисторов объединены и соединены со стоком пятого входного МДП-транзистора, с истоком второго зарядного МДП-транзистора и с объединен ными истоками третьего и четвертого МДП-транзисторов связи, стоки которых подключены соответственно ко второй и четвертой выходным шинам, затворы входных МДП-транзисторов соединены с входными шинами, истоки четвертого и пятого входных МДП-транзисторов соединены с общей шиной, а затворы МДП396 транзисторов связи объединены и по ключены к первой управляющей шине, объединенныё затвор и исток третьего, объединённые затвор и исток четвертого, объединенные затвор и исток пято го и объединенные затвор и исток шестого зарядных МДП-транзисторов соединены соответственно с первой, второй, третьей и четвертой выходными шинами, а стоки этих транзисторов соединены соответственно с истоками седьмого, восьмого, девятого и десятого зарядных МДП-транзисторов, затворы и стоки которых объединены и подключены к первой шине питания 2J. К недостаткам известного устройства также следует отнести низкое быстнэодействие и значительную потребляе,мую мощность. Цель изобретения - снижение noTpeбляемой мощности и повышение быстродействия в дешифраторе адреса. Дешифратор содержит пять входных МДП-транзисторов, четыре МДП-транзистора связи и десять зарядных МДП-транзисторов, стоки первого, второго, третьего и четвертого входных МДП-транзисторов объединены и соединены с истоком первого зарядного МДП-транзистора, затвор которого подключен к затвору второго зарядного МДП-транзистора, и с объединенными истоками первого и второго МДП-транзисторов свя- зи, стоки которых подключены соответственно к первой и третьей- выходным шинам, истоки первого, второго и третьего входных МДП-транзисторов объединены и, соединены со стоком пятого входного МДП-транзистора, с истоком второго зарядного МДП-транзистора и с объединенными истоками третьего и четвертого МДП-транзисторов связи, стоки которых подключены соответственно ко второй и четвертой выходным ши-j, нам, затворы входных МДП-транзистрров соединены с входными шинами, истоки четвертого и пятого входных МДП-транзисторов соединены с общей шиной, а затворы МДП-транзисторов связи объединены и подключены к первой управляющей шине, объединенные затвор и исток третьего, объединенные затвор и исток четвертого, объединенные затвор и исток пятого и объединенные затвор и исток шестого зарядных МДП-транзисторов соединены соответственно с первой, вто рой, третьей и четвертой выходными шинами, а стоки этих транзисторов соединены соответственно с истоками 54 .седьмого, восьмого, девятого и десятого зарядных МДП-транзисторов, затворы и стоки.которых объединены и подключены к первой шине питания, объединенные затворы первого и второго зарядных МДП-1:ранзисторов подключены ко второй управляющей шине, а стоки этих транзисторов объединены и подключены ко второй шине питания. На чертеже приведена принципиальная схема, иллюстрирующая пример конкретной реализации устройства. Дешифратор адреса сэдержит: первый 1, второй 2, третий 3. четвертый i и 1ятый 5 входные МДП-транзисторы, первый 6, второй 7 третий 8, четвер- тый 9 МДП-транзисторы связи, первый 10, второй 11, третий 12, четвертый 13, пятый Й-, шестой 15, седьмой 16, восьмой 17, девятый 18 и десятый 19 зарядные МДП-транзисторы. Затворы входн ых МДП-транзисторов 1-5 соединены со ответстаенно с входными шинами j 20-2 , объединенные затворы МДП-транзисторов связи 6-9 соединены с первой управляющей шиной 25, а объединенные затворы первого и второго зарядных МДП-транзисторов 10 и 11 соединены со второй управляющей шиной 26} стоки МДП-транзистороа связи 6-9 соединены соответственно с первой 2/, второй 28, третьей 29 и четвертой Зр выходными шинамиJ объединенные стоки и затворы зарядных МДП-транзисторов 16-19 подключены к первой шине питания ЗЛ -а объединенные стоки зарядных МДП-транзисгоров 10 и 11 подключены ко „дтррой шине питания 32. МДП-тракзисторы 1-5 представляют собой приборы с индуцированным каналом): МДП-транзисторы 10 и 11 имеют нулевой уровень порогового напряженияJ остальные МДП-транзисторы - приборы со встроенным каналом. При использовании предлагаемого дешифратора адреса в составе запоминающего устройства входные шины 20-22 подключаются к шинам прямых и обратных адресов { в ;одные шины 23 и 2t подключаются к шинам прямого и обратного адреса младшего разряда, первая управляющая шина 25 и вторая управляющая |ШИна 2б подключаются соответственно к первой и второй шине управления считыванием и программированием. Принцип действия дешифратора адреса заключается в следующем. В невыбранном режиме на шины 20-22 подается потенциал высокого уровня. близкий к потенциалу второй шины питания 32, а на шины 23 и Z подается потенциал, близкий к потенциалу общей шины. В этом случае МДП-транзисторы 1-3 открыты, а МДП-транзисторы и 5 закрыты. На вторую управляющую шину 26 потенциал второй шины питания 32. Сопротивление открытых МДПтранзисторов 10 и 11 небольшое и напряжение на истоках этих транзисторов быстро достигает уровня напряжения на второй шине питания 32. Поскольку пороговое напряжение МДП-транзисторов 10 и 11 близко к нулевому и коэффициент влияния подложки мал, так как эти транзисторы открыты, то напряжение со второй шины питания 32 передается на выходные шины 27-30. В этом режиме на первую шину питания 31 подается потен циал, равный потенциалу второй шины питания 32. Потенциал на выходных шинах 27-30 поддерживается равным потен циалу первой шины питания через МДПтранзисторы 12-19. При считывании на входные шины 2022 подается прямой и обратный код адреса. Пусть МДП-транзистор открыт, а МДП-транзистор 5 закрыт, и на входные шины 20-22 подается потенциал, близкий к потенциалу общей шины. При этом НДП-транзисторы Т-3 закрыты. На вторую управляющую шину 26 подается потенциал, близкий к потенциалу общей шины, сопротивление МДП-транзисторов 10 и 11 становится большим, происходит разряд шин 27 и 29 через открытый МДП-транзистор 4 до потенциала, близкого к потенциалу общей шинь1. Так как сопротивление МДП-транзисторов 10 и 11 достаточно велико, а МДП-транзистора 4 достаточно мало,то paspfffi выходных шин 27 и 29 происходит быстро, а рассеиваемая мощность определяется током через МДП-транзисторы 16 и 18, который может быть очень малым. Положительный эффект предлагаемого изобретения заключается в повышении быстродействия и снижении потребляемой мощности дешифратора адреса. Быстродействие дешифратора адреса определяется суммарным временем заряда и разряда нагрузочных емкостей, подключенных к выходным шинам, соответственно через открытые МДП-транзисторы 10 и 11 и открытый МДП-транзистор k. Это. Время, за счет включенных описанным .образом первого и второго зарядных МДП-транзисторов 10 и 11, существенно меньше, чем в известном устройстве. Потребляемая мощность при считывании определяется током через МДП-транзисторы 16 и 18 с большим сопротивлением и также меньше по сравнению с известным устройством. В режиме программирования на первую шину питания 31 подается высокий потенциал, необходимый для записи информации в ячейки памяти на основе лавинно-инжекционных МДПтранзисторов с плавающим затвором. При этом заряд нагрузочных емкостей до потенциала первой шины питания 31 происходит через транзисторы 12-19. Рассеиваемая мощность в этом режиме определяется током через транзисторы 1215I который значительно меньше по сравнению с током, потребляемым в этом режиме известным устройством. Формула изобретения Дешифратор адреса, содержащий пять входных МДП-транЗисторов, четыре МДПтранзистора связи и десять зарядных МДП-транзисторов, стоки первого, второго, третьего и четвертого входных МДП-т(эанзисторов объединены и соединены с истоком первого зарядного МДПтранзистора, затвор которого подклю чен к затвору второго зарядного МДПТранзистора, и с объединенными истоками первого и второго МДП-транзисторов связи, стоки которых подключены соответственно к первой и третьей выходным шинам, истоки первого, второго и третьё1 о входных МДП-транзисторов . объединены и соединены со стоком пятого входного МДП-транзистора, с истоком второго зарядного МДП-транзистора и. с объединенными истоками третьего и четвертого МДП-транзисторов связи , стоки которых подключены соответственно ко второй и четвертой выходным шинам, затворы входных МДП-транзисторов соединены с входными шинами, истоки четвертого и пятого входных МДП-транзисторов соединены с общей шиной, а затворы МДП-транзисторов связи объединены и подключены к первой управляющей шине, объединенные затвор и исток третьего, объединенные затвор и исток четвертого, объединенные затвор и исток пятого и объединенные затвор и MCTQK шестого зарядных НДП-тран,зис грров соединены соответственно с. первой, второй, третьей и четвертой выходными шинами, а стоки этих транзисторов соединены соответственно с

истоками седьмого, восьмого, девятого и десятого зарядных МДП-транэисторов, затворы и стоки которых об-ьединены и подключены к первой шине питания, о тличающийс я тем, что, с целью снижений потребляемой мощности и повышения быстродействия, объединенные затворы первого и второго зарядных МДПтранзисторов подключены ко второй управляющей шине, а сТоки этих транзисторов объегцинены и подключены ко второй шине питания.

Источники информации, принятые во внимание при экспертизе

1,Патент США tf 3938108, кл. З О173, 10.02.76.

25 tf