Устройство для адресации памяти микро-ЭВМ Советский патент 1983 года по МПК G06F9/34 

Изобретение относится к вычислительной технике -и может быть использовано в вычислительных системах на основе микро-ЭВМ для увеличения максимально адресуемого объема памяти.

Известно устройство адресации памяти микро-ЭВМ, содержащее регистр адреса, один вход которого соединен с адресной шиной центрального процессора, другой вход с шиной сигнала синхронизации, а ОДИР из выходов с адресной шиной микро-ЭВМ, и дешифра-. тор адреса, вход которого соединен с другим выходом регистра адреса, а выход с шиной управления микро-ЭВМ ГIj.

Максимальный объем памяти этого устройства 65536 байт. В этом объеме размещаются как оперативная память, так и управлягацая программа. Таким образом для оперативной .памяти может, быть выделено только 32К байт памяти, чего в ряде практических применений оказывается не достаточно.

Наиболее близким к предлагаемому по технической сущности является устройство для адресации памяти в микроЭВМ, содержащее регистр информации, выходом соединенный с информационным выходом устройства, схему И, к входгш которой подключены входы тактового

сигнала, сигнала синхронизации устройства, а к выходу - управляющий вход регистра информации, информационный с вход которого подключен к шине дан ных С2 ..

В данном устройстве выделена подсистема портов ввода и подсистема пор тов вывода, подсистема оперативной Q памяти, подсистема стека. Это позволяет увеличить объем используемой оперативной памяти, однако при управле, НИИ системами отображения с большим числом индикаторных элементов (порядка + 2) , возникает необходи 5 мость использовать практически весь объем памяти (65536 байт) для хранений отображаемой информации. При этом объем памяти оказывается не достаточHfcSvi для хранения СЛОЖНЕЙ программ об20работки поступающей для отображения информации.

Цель изобретения - повышение коэффициента использования оборудования.. Поставленная це.пь достигается тем, 25 что в устройство для адресации памяти микро-ЭВМ, содержащее регистр информации, выход которого соединен с информационным выходом устройства, первый элемент И, первый и второй входы 30 которого соединены с тактовым и синхровходом устройства, введен второй элемент И, постоянное программируемое запоминающее устройство, буферный.регистр и схема контроля обращений, при этом группа информационных входов регистра информации соединена с шиной данных микро-ЭВМ, управляквдий вход регистра информации соединен с выходом первого элемента И, группа адресных входов постоянного программируемого запоминающего устройства соедине на с шиной данных микро-ЭВМ, группа информационных выходов постоянного программируемого запоминающего устрой :ства соединена с группо.й инфор тационных входов буферного регистра, первый и второй информацгюнные выходы которого соединены с первым и вторым информационными входами схемы контроля обращений, выход второго элемента И соединен с синхровходом буферного регистра, вход сброса которого соединен с первым выходом схемы контроля обращений, первый, второй и третий входы второго элемента И соединены с входами ждать, Готов, Считывание первого байта устройства соответст венно, третий и четвертый входы схемы контроля обращений соединены с так товым и синхровходом устройства соотВеТСТВенНО, пятый вход схемы КОНТрОля обращений соединен с входом сброса устройства, второй выход схемы кои троля обращений соединен с управляющим выходом устройства. Схема контроля обращений содержит три триггера, четыре элемента И, два элемента ИЛИ, причем первыйи второй входы первого элe.eнтa И соединены с тактовым и синхровходом схемы, а выход - с первым входом второго элемен та И и с первыми входами третьего и четвертого элементов И,второй вход второго элемента И соединен с вторым информационным входом схемы,а выход - с синхровходами первого,второго тьего триггеров, входы сброса которых соединены с выходом первого элемента ИЛИ и выходом сброса схемы, управляющий выход которой соединен с выходом второго элемента ИЛИ, ..второй вход четвертого элемента И соединен с первым информационным входом схемы, на информационном входе первого триггера постоянно присутствует сигнал Ло гическая 1, выход его соединен с информационнъм входом второго триггера, выход которого соединен с третьим входом четвертого элемента И, первым входом второго элемента ИЛИ и информационным входом третьего триггера, выход которого соединен с вторым входом второго элемента ИЛИ и с вторьаи входом третьего элемента И, вход сбро са схемы соединен с первым входом пер вого элемента ИЛИ, второй и третий входы которого соединены с выходами третьего и четвертого элементов и. Увеличение,объема памяти достигается тем, что при обращении процессора за командой устройство вырабатьша ет сигнал Считывание команды, ко торай позволяет ввести еще одну подсистему памяти для хранения программ объемом 65536 байт. На фиг. 1 представлена структурная схема устройства; на фиг, 2 - схема yscoнтpoля обращений. , Устройство содержит регистр 1 информации, первый элемент И 2,постоянное программируемое запоминающее устройство (ППЗУ)3, буферный регистр 4, блок 5 контроля обращений, второй эле„ент И 6,эл мент и77триггеры 87 элементИ 9, первый и второй элементы ИЛИ 10-11, элементы И 12,13, Устройство работает следующим образом . В момент времени, когда на шину данных микро-ЭВМ помещается инфо1 4ация о состоянии центрального процессора (ЦП) микро-ЭВМ.при совпадении тактового сигнала и сигнала синхронизации .элемент И 2 вырабатывает сигнал записи и регистр 1 информации запоминает информацию о состоянии ЦП и выдаёт ее на информационный выход устройства Вели на входы поступили сигнаi -.i..i аа .L yiirijvn 4,nj. jTjc ды Готов, Ждать и Считьшание первого байта, то результат анализа первого байта команды, поступающ й в это время с выхода ППЗУ 3, на буферный регистр 4 запишется при помощи сигнала записи, выработанного вторым элементом И б. В результате этого в буферном регистре окажется записанной информация о длине в байтак выполняемой в -настоящий момент Щ1 микро-ЭВМ команды. Если выполняемая команда однобайтовая, то на выходе блока 5 контроля обращений, который является управляюцим выходом устройства, сигнал обращения к подсистеме программной памяти не вырабатывается. Если команда двух-или трехбайтовая, то в течение одного или двух машинных циклов ЦП -микро-ЭВМ, отсчет которых ведется по тактовому сигналу И сигналу синхронизации, поступающих на блок 5 контроля обращений, последняя вырабатывает сигнал обращения к программной памяти, который выдается на управляющий выход устройст.ва. После считывания последнего байта команды блок 5 контроля обргицений вырабатьшает сигнал сброса, который, поступая на буферный регистр 4, сбрасывает его. Таким образом, устройство оказывается готовым к анализу следующей команды. Сброс блока 5 контроля обращений и буферного регистра 4 может осуществляться и с помощью сигнапоступающего на блок 5 ла Сброс контроля обращений. Это необходимо, например, при включении устройства.

Таким образом, сигнал считывания первого ба(та команды дополняется сиг налом обращения к программной памяти, который вырабатывается при считывании второго и третьего байтов кс иаиды. Совокупность этих сигналов позволяет легко вьшелить подсистему программной памяти. Причем большой ее объем 65К байт позволяет в некоторых случаях значительно облегчить програм мирование.

Блок 5 контроля обращений представ ляет собой простой цифровой автомат, один из вариантов функциональной .скеуш которого приведен на фиг. 2.

ППЗУ 3 практически может быть реализована на одной микросхеме К556РЕ4.

ППЭУ (анализатор команд) и блок 5 контроля обращений работают следующим образом.

В момент считывания центральньвч п.роцессором с шины данных кода команды на выходах программируемого постоянного запоминающего устройства 3 (ППЗУ) появляются сигналы, соответствующие той команде, код которой находится в это время на шине данных. ППЗУ прогрс№влируется так, что если команда однобайтовая, то сигналы отсутствуют на выходах, если команда двухбайтовая, то появляется сигнал на выходе младшего разряда, если команда трехбайтовая, то сигналы появляются и на выходе старшего разряда и на-выг ходе младдаего разряда. Таким образом, в момент считывания первого байта команды в буферный регистр 4 оказывается записаннь код, содержащий информацию о том будет ли центральный процессор микро-ЭВМ считывать второй и третий байты команды или нет. Если ко манда однобайтовая, то синхроимпульсы с выхода элемента И 9 не пройдут на синхровходы триггеров 8 и автомат останется в исходном состоянии. Если команда двух- или трехбайтовая, то после приема информации в регистр 4 происходит запись единицы в первый триггер 8. Таким образом, при считывании второго байта команды синхросигнал с выхода элемента И 9 поступит снова на синхровходы триггеров 8 и запишет единицу во второй триггер 8. При считывании третьего байта, если ксилаЕша двухбайтовая, то синхросигнал пройдет через элемент 11 и сбросит все триггеры блока контроля обращений 8, а также регистр 4, если команда двухбайтовая, то сброса не произойдет в третий триггер 8 запищется единица, а сброс триггеров произойдет через элементы И 12-13 и элемент ИЛИ 11 при поступлении четвертого синхросигнала. Сигналы с выхода второго и третьего триггеров 8 через элемент ИЛИ Ю подаются на управляющий выход устройства и означают, что центральный процессор считьшает второй или третий

байты ксяланды. Сброс всех триггеров может быть произведен также осЯцим сиг налом Сброс через элемент ИЛИ 11.

Таким образом, введение указанных элементов повышает коэффкциеит использования оборудования, что позволит удвоить максимально используемый объем оперативной памяти микро-ЭВМ.

O Формула изобретения

1.Устройство для адресации памягти микро-ЭВМ, содержащее регистр информации, выход которого соединен с .информационным выходом устройства,

5 рервый элемент И, первый и второй входы которого соединены соответственно

с тактовым входом и сянхровходсм устройства, отличающееся тем, что, с целью повьвоения коэффициента

0 использования оборудования, в устройство введен второй элемент И, постоянное программируемое запск инакхцее устройство, буферный регистр и блок контроля обращений, при этом группа инфор5мационных входов регистра информации соединена с входом данных устройства, управляющий вход регистра информации соединен с выходом первого элемента И, группа адресных входов постоянно0го программируемого запоминающего устройства соединена с входом данных устройства, группа информационных выходов постоянного программируемого запсминаяхцего устройства соединена с

5 группой информационных входов буферного регистра, первый я второй информационные выходы которого соединены с первым и втосвж инфо ялационными входами блока контроля обращений, выход

0 второго элемента И соединен с синхрО входсм буферного регистра,вход сбро- ; са которого соединен с первым выходом блока контроля обращений, первый второй и третий входы второго элемента 5 И соединены с входами Ждать, Готов , Считывание первого байта устройства соответственно, третий и четвертый вкода блока контроля обращений соединены с тактовьм и синхровходом устройства соответственно, пя0тый вход блока контроля обращений соединен с входом сброса устройства, второй выход блока контроля обращений соединен с управляющим выходом устройства.

5

2.Устройство по п. 1, отличающееся тем, что блок контроля обраоцений содержит три триггера, четыре элемента И, два элемента ИЛИ, причем первый и второй входы первого

0 элемента И.соединены с тактовым и синхровходом схемы, а выход - с первым входом второго элемента И и с первьми входами третьего и четвертого элементов И, второй вход второго элег

5 мента И соединен с .вторым информаци