Оперативное запоминающее устройство типа @ с обнаружением и исправлением ошибок Советский патент 1983 года по МПК G11C29/00 

(5) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО ТИПА 2Д С ОБНАРУЖЕНИЕМ И ИСПРАВЛЕНИЕМ ОШИБОК

Изобретение относится к запоминающим устройствам.

Известны оперативные запоминающие устройства типа 2Д с обнаружением и исправлением ошибок 1 и Г2.

Одно из известных запоминакхцих. устройств содержит накопитель, дешифратор адреса, формирователи тока записи, усилители считывания, регистр числа, группу элементов И и : блок контроля 1 J,;

Недостатком этого устройства ется невозможность исправления ошибки при однократном считывании информации,.

Из известных устройств наиболее близким техническим решением к данному изобретению является оперативное запоминающее устройство с обнару.жением и исправлением ошибок, содержащее накопитель, выполненный из числовых линеек на магнитных сердечниках, прошитых числовыми обмотками считывания и записи, причем одноименные разрядные обмотки считывания, про ходящие соответственно через рабочие и стабилизирующие магнитные сердечники накопителя, соединены последова,тельно и подю1ючены соответственно к первым и вторым выходам накопителя , входы которого соединены соответственно с выходами формирователей тока записи и дешифратора адреса, входы которого являются первыми входами устройства, первую и вторую группы усилителей считывания, входы которых подключены соответственно к первым и вторым выходам накопителя, первую группу элементов И, регистр числа , счетные входы которого подключены к выходам элементов И первой группы, а выходы - соответственно к входам ((юрмироватепей тока записи 2Q и блока контроля, выход которого соединен с управляющими входами элементов И первой группы и с первым входом элемента И выход которого является контрольным выходом устройствйС2j. 39 Недостатком этого устройства является низкая надежность устройства, Так, при выходе из строя одного или более трактов считывания и отсутствии ошибок в регистре числа устройство выходит из строя. Цель изобретения - повышение надежности устройства Поставленная цель достигается тем, что в оперативное запоминающее устройство типа 2Д с обнаружением и исправлением ошибок, содержащее накопитель, входа которого соединены с выходами формирователей тока записи и дешифратора адреса, вход которого является первым входом устройства, первую и вторую группы усилителей считывания, входы которых подключены к выходам накопителя, пер вую группу элементов И, выходы которых подключены к счетным входам регистра числа, выходы которого подклю чены к входам формирователей тока, записи и блока контроля, выход которого соединен с первыми входами элементов И первой группы и с первым входом элемента И, выход которого является контрольным выходом устройства, введены регистры контрольной и формации, группы элементов И с второй по десятую, группы элементов НЕ, группа элементов ИЛИ-НЕ, группы элементов задержки, группы элементов ИЛ и счетчиков сбоев, элемент НЕ, элемент ИЛИ-НЕ, причем первые входы эле ментов И второй и третьей групп соединены соответственно с выходами уси лителей считывания первой и второй групп, вторые входы - с первыми выхо дами соответственно первого, и второго регистров контрольной информации, а выходы - с первыми входами элементов ИЛИ первой и второй групп и с входами элементов НЕ первой и второй групп, выходь которых подключены к первым входам элементов И четвертой и пятой групп, вторые входы которых соединены с вторыми выходами соответ ственно второго и первого регистров контрольной информации, третьи входы объединены и являются вторым входом устройства, а выходы соединены вторыми входами соответственно элементо ИЛИ второй и первой групп, выходы ко торых соединены с информационными входами регистра числа, а также с первыми и вторыми входами элементов И шестой группы и элементов ИЛИ-НЕ 4 группы, третьи входы которых соединены с выходом элемента НЕ, вход которого является третьим входом устройства и соединен с третьими входами элементов И шестой группы, выходы которых и выходы элементов ИЛИ-НЕ группы соединены с входами элементов задержки и элементов ИЛИ третьей группы , выходы которых соединены с вторыми входами элементов И первой группы и входами элемента ИЛИ-НЕ, выход которого соединен с вторым входом элемента И, выходы элементов задержки соединены с первыми входами элементов И с седьмой по десятую, вторые входы которых соединены с выходами регистра числа, выходы элементов И седьмой и восьмой групп соединены с входами элементов ИЛИ четвертой группы, выходы элементов И девятой и десятой групп соединены с входами элементов ИЛИ пятой группы, выходы элементов ИЛИ четвертой и пятой групп соединены с входами счетчиков сбоев первой и второй групп, выходы которых соединены соответственно с входами второго и первого регистрой контрольной информации. I На чертеже изображена структурная схема предложенного, устройства. Устройство содержит накопитель 1, дешифратор 2 адреса с входом 3, являющимся первым входом устройства, формирователи 4 тока записи, первую 5 и вторую 6 группы усилителей считывания, первую 7,, вторую 8, третью 9, четвертую 10, пятую 11, шестую 12, седьмую 13, восьмую 1, девятую 15 и десятую 16 группы элементовИ, , вый 17 и второй 18 регистры контрольной информации, .содержащие сведения о состоянии трактов считывания, первую 19 и вторую 20 группы элементов НЕ, группу элементов ИЛИ-НЕ 21, первую 22 и вторую 23 группы элементов задержки, регистр 2 числа, блок 25 контроля, первую,26, вторую 27, третью 28, четвертую 29 и пятую 30 группы элементов ИЛИ, первую 31 и вторую 32 группы счетчиков сбоев, элемент НЕ 33, элемент ИЛИ-НЕ 3, элемент И 35. На чертеже обозначены контрольный выход 36 устройства, второй 37 и третий 38 входы устройства. Устройство работает следующим образом. Неисправность, возникающая в одном или нескольких разрядах усили59телей 5 и 6, в трактах считывания, обнаруживается при считывании ин формации, причем факт ее возникновения регистрируется блоком 25 контроля, а место - элементами И 12 и элементами HJW-HE 21, При наличии управ ляющего сигнала на выходе блока 25 контроля производится исправление всех ошибок путем инвертирования тех разрядов регистра 2k числа, в которы зафиксирована ошибка. Адрес, по которому необходимо произвести считывание информации, поступает на вход 3 дешифратора 2 адреса,в результате че го выбирается числовая линейка, соотвётствуюцая ячейке памяти накопите ля 1, из которой необходимо считать информацию. Усилители 5 и 6 усиливаю сигналы, соответствующие кодам О и 1 и выдают их на входы элементов и 9 Если за предыдущее время функционирования устройства сбоев и отказов в трактах считывания нет, то регистры 17 и 18, счетчики 31 и 32 сбоев находятся в исходном состояНИИ, т,е, обнулены. Потенциалы с нулевых выходов триггеров регистров 17 и 18 разрешают выдачу информации через элементы И 8 и 9 на вхоНа выходах этих элементов нет сиг налов, а следовательно, и на выходах элементов ИЛИ 28 они также отсутству ют, на выходах элементов И 7 нет си налов исправления ошибок, а на контрольном выходе 36 элемента И 35 нет сигнала Прерывание. Кроме того, отсутствуют сигналы на выходах элементов 22 и 23 задержки, на выходах элементов И 13, на выходах элементов ИЛИ 29 и 30, а следовательно, состояние счетчиков 31 и 32 , сбоев не изменяется. Рассмотрим процесс исправления ош бок при считывании информации. 6 ды элементов ИЛИ 26 и 27. Одновременно информация инвертируется элементами НЕ 19 и 20 и-поступает на один из входов элементов И 10 и 11, на другие входы которых поданы потенциалы единичных выходов триггеров соответственно регистров 17 и 18, которые. запрещают прохождение информации по первому стробирующему импуАЬсу, подаваемому на второй вход 37 устройства, на входы элементов ИЛИ 27 и 2б соответственно, информация с выходов которых поступает соответственно на нулевые и единичные входы регистра 2 числа. Блок 25 контроля регистрирует отсутствие или наличие ошибки в регистре 2 числа и в случае ошибки выдает сигнал на входы элементов И 7 и на вхрд элемента И 35. Кроме того, считанная информация анали- зируется элементами И 12 и элементами ИЛИ-НЕ 21 по синхронизирующему их срабатыванию, второму стробирующему сигналу, поступающему на третий вхЬд 38 устройства. В случае отсутствия неисправности в трактах считывания на входах и выходах элементов И 12 и ИЛИ-НЕ 21 соответственно будут комбинации сигналов,представлены в табл.1. Таблица 1 При возникновении ошибки на выходе блока 25 контроля появится сигнал сбоя, который поступит на входы элементов И 7, что позволит выдать сигнал на исправление ошибки с выходов этих элементов на счетные входы регистра 2k числа. Ошибка (сбой или отказ) какого-либо тракта считывания характеризуется совпадением либо наличия сигналов на всех входах соответствующего элемента И 12, либо отсутствия сигналов на всех входах соответствующего элемента ИЛИ-НЕ 21, Возможные ошибочные комбинации сигналов на входах и выходах этих элементов представлены в табл. 2, Сигналы с выходов элементов ИЛИНЕ 21 и И 12 поступают на входы элементов 22 и 23 задержки соответственно, а также соответственно на входы элементов ИЛИ 28, с выходов ко торых подаются на информационные вхо ды соответствующих элементов И 7 и проходят на счетные входы триггеров регистра 2 числа, инвертируя их содержимое, т.е« исправляя ошибку о На выходе элемента ИЛИ-НЕ З сигнала не а значит на контрольном выходе 36 устройства сигнала Прерывание такж не будет. Сигнал об ошибке задерживается в соответствующих элементах 22 и 23 на время, равное времени исправления ошибки в регистре 2 чисПримечание; - сбои в трактах считывания.Из табл. 3 видно, что при сбое тракта считывания, включающего в себя разрядную шину считывания, прошивающую рабочие сердечники (РС), появляется сигнал на выходе одного из элементов И 15 или 16, При сбое тракта считывания, включающего в себя разТаблица 2

рядную шину считывания, прошивающую стабилизирующие сердечники ( СС ) , появляется сигнал на выходе одного из элементов И 13 или 1Ао Эти сигналы проходят через элементы ИЛИ 30 или 29 на входы соответствующих счетчиков 32 и 31. Если тот или иной тракт ла, т.е, на время реакции блока 25 контроля и время прохождения сигнала через элемент ИЛИ 28, элемент И 7 и три.ггер регистра 2k числа, и поступает на соответствующие входы элементов И 13, 16 и It, 15. Для того, чтобы локализовать и удалить из процесса функционирования неисправный тракт считывания, необходимо установить какой из двух трактов считывания данного разряда оказывается причиной оши&кио Определение неисправного тракта считывания производится элементами И 13, И, 15 и 16; Возможные комбинации сигналов на входах и выходах этих элементов представлены в табл. 3. ТаблицаЗ 99 считывания выходит из строя, т.е. систематически дает сбои, то его сметчик сбоев вскоре переполнится и соответствущий триггер регистра 17 или 18 установится в единичное состояние. Допустим,- что неисправность возни-кает в цдном из трактов считывания включающего в себя разрядную шину счи тывания, прошивающую рабочие сердечНИКИ (в дальнейшем - тракт РС), т.е. пусть установлен в единичное состояние один из триггеров регистра 17 При этом .разрешающий потенциал снят с управляющего входа элемента И 8 и подан на второй вход элемента И 11 При очередном считывании информации из накопителя 1 неисправный тракт считывания исключается из npcHtecca санкционирования, так как сбойный сигнал не пройдет через элемент И 8, на выходе которого постоянно будет О. Этот О инвертируется элементом НЕ 19, на выходе которого формируется сигнал 1, который поступает на вход элемента И 10, на второй вход ко торого подается запрещающий сигнал с второго (единичного) выхода соответствующего триггера второго регистра 18, так как тракт считывания, вклю чающий в себя разрядную шину считывания, прошивающую стабилизирующие сердечники (в дальнейшем - тракт GC) данного разряда, исправен и соответ1 ствующий еКу триггер регистра 18 находится в нулевом состоянии. Следовательно, при подаче первого стробирующего сигнала на вход элемента И 10. на егр выходе сигнал отсутствует В то же время считанная информация в тракте СС проходит через элемент И 9 и поступает на вход элемента ИЛИ 27 и на вход элемента НЕ 20j инвертируется на нем и поступает на вход элемента И 1J, на втором входе которого присутствует разрешающий сиг нал с второго (единичного) выхода TpiHrrepa первого регистра 17. Первый стробирующий сигнал, поступающий на второй вход 37 устройства, необходим для того, чтобы синхронизировать прохождение считанной информации через элементы И 10 и 11. При подаче первого стробирующего сигнала на вхрд эле мента И П считанная информация пройдет на его выход и посТупит На вход элемента ИЛИ 26, на другом входе которого постоянно держится сигнал О 10. Если по данному разряду читается 1, то в тракте считывания СС сигнала 1 нет, следовательно нет сигнала 1 и на первом входе элемента ИЛИ 27 а значит и нет сигнала 1 на его выходе, т.е. нет сигнала на нулевом кодовом входе соответствующего триггера регистра 2 числа. Поскольку тракт считывания PC заблокирован, то полезным является только сигнал в тракте считывания СС. В рассматриваемом случае сигнал О с выхода тракта считывания СС поступает на элемент НЕ 20, инвертируется в 1 и по первому стробирУющему сигналу проходит через элемент И 11 на вход элемента ИЛИ 26, а с его выхода - на единичный кодовый вход триггера регистра 2 числа, т.е. будет прочитана 1. Таким образом, устройство остается работоспособным при отказе любого одного из двух трактов считывания во всех разрядах накопителя 1. В том случае, если оба тракта считывания данного разряда дали сбои с полной инверсией информации, элементы ИЛИ-НЕ 21 и 12 ссз Ответственно не за ксИруют ошибки. Блок 25 контроля выдаст сигнал ошибки на вход элемента И 35, на другом входе которого будет разрешакиций сигнал с выхода элемента ИЛИ-НЕ З, на входе которого нет сигнала с выхода элемента ИЛИ 28. Следовательно, на контрольном выходе Зб устройства появится сигнал Прерывание. Предлагаемое устройство работ:ает безошибочно до тех пор, пока исправны хотя бы по ОДНОМУ тракту считывания в каждом разряде, причем время реконфигурации, т.е. локализации и блокировки неисправности устройства, практически не влияет на время цикла обращения к оперативному запоминающему устройству. Технико-экономическое преимущество предложенного устройства заключается в том, что оно позволяет повысить надежность по сравнению с известным за счет расширения функциональных возкюжностей блока исправления сшибок. Формула изобретения Оперативное запоминающее устройство типа 2Д с обнаружением и исправлением ошибок, содержащее накопитель. 1199 входы которого соединены с выходами формирователей тока записи и дешифратора адреса, вход которого является первым входом устройства, первую и вторую группы усилителей считывания, входы которых подключены к выходам накопителя, первую группу элементов И, выходы которых подключены к счетным входам регистра числа, выходы которого подключены к входам формирователей тока записи и блока контроля, выход которого соединен с первыми входами элементов И первой груп пы и с первым входом элемента И, выход которого является контрольным выходом устройства, отличающееся тем, что, с целью повышения надёжности устройства, в него введены регистры контрольной информации , группы элементов И с второй по десятую, группы элементов НЕ, груп па элементов ИЛИ-НЕ, группы элементов задержки, группы элементов ИЛИ и счет чиков сбоев, элемент НЕ, элемент ИЛИНЕ, причем первые входы элементов И второй, и третьей групп соединены соответственно с выходами усилителей считывания первой и второй групп, вторые входы - с первыми выходами соответственно первого и второго регистров контрольной информации, а выходы - с первыми входами элементов ИЛИ первой и второй групп и с входами элементов НЕ пер вой, и второй групп, выходы которых подключены к первым входам элементов И четвертой и пятой групп, вторые входы которых соединены с вторыми выходами соответственно второго и первого регистров контрольной информации, третьи входы объединены и являются вторым входом устрой/412ства, а выходы соединены вторыми входами соответственно элементов ИЛИ второй и первой групп-, выходы которых соединены с информационными входами регистра числа, а также с первыми и вторыми входами -элементов И шестой группы и элементов ИЛИ-НЕ группы, третьи входы которых соединены с выходом элемента НЕ, вход которого является третьим входом устройства и соединен с третьими входами элементов И шестой группы, выходы которых и выходы элементов ИЛИ-НЕ группы соединены с входами элементов задержки и элементов ИЛИ третьей группы, выходы которых соединены с вторыми входами элементов И первой группы и входами элементов ИЛИНЕ, выход которого соединен с вторым входом элемента.И, выходы элементов задержки соединены с первыми входами элементов И е седьмой по десятую, вторые входы которых соединены с выходами регистра числа, выходы элементов И седьмой и восьмой трупп соединены с входами элементов ИЛИ четвертой группы, выходы элементов И девятой и десятой групп соединены с входами элементов ИЛИ пятой группы, выходы элементов ИЛИ четвертой и пятой групп соединены с входами счетчиков сбоев первой у второй групп, вь1ходы которых соединены соответветственно с входами второго и первого регистров контрольной информации. Источники информации, . принятые во внимание при экспертизе 1.Авторское свидетельство СССР К 623238, кл. G 11 С 29/00, 1976. 2.Авторское свидетельство СССР по заявке № 2904419/18-2, кл. G 11 С 29/00, 1980 (прототип).