Запоминающее устройство с самоконтролем Советский патент 1989 года по МПК G11C29/00 

регистр 2 адреса, регистр 3 считьгоа- емого числа, блок 4 обнаружения и исправления ошибок, выполненный, например, в виде микросхемы К555ВЖ1, использующий ход Хемминга, регистр 5 записываемого числа, блоки 6,,..6 передачи записьшаемого числа, каждый из которых содержит элементы И 7,8, элемент ИЛИ 9, блоки Ю,... 10 „ преобразования записываемого числа, jкаждый из которых содержит трехвхо- довые элементы ИЛИ 11,12, 13, элемент НЕ 14, блоки 15f.,. 15f, преобразования адреса, каждый из которых содержит элементы И 16,17, элемент ИЛИ 18 элемент НЕ f9, блоки 20i... 20ц преобразования считываемого числа, каждый из которых содержит элементы И 21,22, элемент ИЛИ 23, элемент НЕ 24 (где m количества разрядов кода адреса, п - количество разрядов данйых). Распределители 25,, 25, 26 , 26 тактовых сигналов описаны в 21. Блоки 27, 27,2 дешифрации ошибки, каждый из которых содержит элементы НЕ 28,29, элементы И 30,31, трехвходовьгн элемент И 32, функционально представляющие собой дешиф0

5

0

5

т.е. с коррекцией ошибок любой кратности и восстановлением данных в накопителе при любой ошибке. Для реализации работы устройства в первом режиме необходимо на вход 72 устройства подать признак режима О. Первоочередная задача работы с устройством заключается в загрузке данных в память. При каждом обращении к устройству сигналом Запрос ЗУ 73 происходит установка, если это требуется, в исходное состояние-триггеров 34, 36 и происходит запись в регистры 2 И 5 соответственно кодов адреса и входных данных с входов 71,70. Допускается первое обращение к устройству производить при отсутствии сигнала Готовность на выходе 77 блока управления 38,

Одновременно с сигналом Запрос ЗУ процессор (на схеме не показано) устанавливает на входе 74 сигнал Запись /чтение равный 1, который поступает на накопитель 1 и на один из входов элемента И 46, на другой вход которого поступает сигнал Запрос ЗУ также равный 1. С выхода элемента И 46 сигнал уста

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых микропроцессорных системах. Цель изобретения - повышение надежности устройства за счет использования информационной избыточности современных БИС ЗУ. Устройство содержит накопитель с удвоенной информационной емкостью, регистр адреса, регистр записываемого числа, регистр считываемого числа, блоки передачи записываемого числа, блоки преобразования записываемого числа, блок преобразования адреса и блок преобразования считываемого числа, блок обнаружения и исправления ошибок, блоки дешифрации ошибок, блок управления, распределители импульсов, формирователь сигналов ошибки. В запоминающее устройство с самоконтролем на БИС, имеющих информационную емкость, в два раза превышающую необходимую для решения задач, введено устройство обнаружения и исправления ошибок и блок управления. При этом обеспечивается возможность обнаружения ошибок любой кратности, исправление ошибок, возникших вследствие полного или частичного отказа трех БИС, а также исключение накопления ошибок, возникших вследствие сбоев в результате воздействия внешних дестабилизирующих факторов. 3 з.п.ф-лы, 2 ил.

35

ратор, формирователь 33 сигналов ошиб-- навливает в состояние, соответствую- ки Содержит триггеры 34,35, элемент ШШ 36, элемент И 37j блок 38 управления.

Блок 38 управления (фиг. 2) содержит триггеры 39-45, элементы И 46-53, элементы ИЛИ 54-58, четы- рехвходовые элементы И 59-61, трех- входовые элементы ИЛИ 6.2-63, трех- входовый элемент И 64, четырехвхо- довый элемент ИЛИ 65, элементы НЕ 66, 67, триггер 68 с счётным входом, элемент 69 задержки, входы синхронизации записи, входы синхронизации чтения, входы обнаружения ошибок.

Информационные входы 70 устройст- . ва, адресные входы 72 устройства, вход 72 задания режима, вход 73 обращения, вход 74 записи/чтения, шина 75. Таймер, информационш.1ё выходы 76, выход 77 сигнала Готов40

щее данному циклу (запись) триггер 41, а через один из входов элемента ИЛИ 63 устанавливает триггер первой записи 40 в единичное состояние, которое запускает распределитель тактовых сигналов первой записи 25 .

Сигнал с прямого выхода триггера 41, находящегося в состоянии 1, приходит на второй вход элемента И 7 каждого блока передачи записываемого числа 6 и разрешает проход битов записываемого числа с регистра 5 на вход блока преобразования записываемого числа 10. Счетный триггер 68 управляет блоком 10 и блоком преобразования адреса 15, подавая на накопитель прямые данные и адрес или инверсные. При считьшании из половины накопителя, определяемой инверсным значением адреса (где записаны данные в инверсном виде), происходит обратное преобразование этих данных в прямой код в блоке преобразования считываемого числа, кото- рый управляется сигналами с вькода 55 того же триггере 68,

50

ность, выход 78 ние считывания, Ошибка.

сигнала Разрешеу выход 78 сигнала

Устройство может работать в двух режимах: с коррекцией любой кратности с восстановлением данных в накопителе только при многократных ошибках и режиме повышенной надежности.

5

навливает в состояние, соответствую-

0

щее данному циклу (запись) триггер 41, а через один из входов элемента ИЛИ 63 устанавливает триггер первой записи 40 в единичное состояние, которое запускает распределитель тактовых сигналов первой записи 25 .

Сигнал с прямого выхода триггера 41, находящегося в состоянии 1, приходит на второй вход элемента И 7 каждого блока передачи записываемого числа 6 и разрешает проход битов записываемого числа с регистра 5 на вход блока преобразования записываемого числа 10. Счетный триггер 68 управляет блоком 10 и блоком преобразования адреса 15, подавая на накопитель прямые данные и адрес или инверсные. При считьшании из половины накопителя, определяемой инверсным значением адреса (где записаны данные в инверсном виде), происходит обратное преобразование этих данных в прямой код в блоке преобразования считываемого числа, кото- рый управляется сигналами с вькода 5 того же триггере 68,

Накопитель 1 выполняется из микросхем, имеющих емкость в два раза больше требуемой. Первая половина

0

накопителя определяется прямым значением адреса и в нее записываются прямые значения данных, вторая - инверсным значением адреса и данньпс

Запущенный распределитель тактовых сигналов первой затгаси 25, начинает последовательно вырабатывать тактовые сигналы. Сигнал с первого (сверху) выхода 1 через элемент ИЛИ 55 снимает сигнал Готовность 77 на триггере 39, этим сообщая, что устройство занято. Сигналом с второго выхода (0) распределителя 25, через элементы И 59 и 60 производится запись записываемого числа в блок 4 обнаружения и исправления ошибки для формирования контрольных битов. Затем, через время необходимое для формирования контрольных битов, происходит запись данных и контрольных битов в накопитель.

Эта запись происходит в момент сигнала управления на третьем выходе О распределителя 25, , который называется Выб ор кристалла и через элемент И 6Т поступает на соответствующий вход каждой БИС накопителя. Появивпийся сигнал 1 на четвертом выходе распределителя 25 через элемент ИЛИ 65 устанавливает триггер 44 в состояние, которое запускает распределрггель тактовых сиг- налов; 25л. Сигнал С;, пятого выхода распределителя 25 устанавливает триггер 40 в исходное состояние Закончилась запись числа в одну из подовин накопителя (например, в первую) и начинается запись .во вторую половину.;

114 и

Сигнал с первого выхода 1 распределителя 25 через схему ИЛИ 62 переводит триггер с счетным входом 6 в противоположное состояние. Сигналы с выхгэда триггера устанавливают на входах накопителя 1 инверсные значения адреса и данных, управляя соответственно блоками 15 и 10. Далее, сигналом О с второго выхода распределителя 25 происходит запись данных, находящихся на шине данных (выходы блока 10) в блок 4 для формирования контрольных битов. Затем, сигналом О, появившемся через время, необходимое для формирования контрольных битов на третьем выходе производится запись данных и контрольных битов в накопитель. Сигналом 1 с четвертого выхода через схему

0

ИЛИ 54 устанавливается в единичное состояние триггер 39 и на выходе 77 устройства появляется сигнал Готовность. Сигнал 1 с пятого выхода устанавливает триггер 44 в исходное состояние.

В режиме считывания устройство работает следующим образом.

При каждом обращении к устройству сигналом Запрос ЗУ с входа 73 происходит запись в регистр 2 кода адреса с входов 71. Одновременно с этим сигналом на входе 74 устанавливается сигнал Запись/чтение, равный О, который запрещает прохождение сигнала Запрос ЗУ через эле-: мент И 46, и, преобразовавшись в 1 на элементе НЕ 66, разрешает через элемент И 47 прохождение сигнала Запрос ЗУ на триггер 41 и устанавливает его в соответствующее положение. Второй (инверсный) выход этого триггера, установившийся в состояние 5 1, подключает к блоку передачи записываемого числа информационные выходы 76 регистра считываемого числа 3.

Это необходимо, если при первом считывании будет обнаружена многократная ошибка и данные, полученные при втором считывании из другой половины накопителя 1, потребуются для восстановления в первой половине накопителя истинного числа.

Одновременно с выхода элемента И 47 сигнал устанавливает триггер первого считывания 42 блока 38 в единичное состояние, которое запускает распределитель тактовых сигналов первого считывания 26 . Одновременно с выхода этого триггера сигнал 1 поступает на один из входов элемента ИЛИ 57, с выхода которого 5 приходит на управляюш:ий вход элемента ИЛИ 13 каждого блока преобразования записываемого числа 10 и переводит выход этого элемента в высоко- импендансное состояние.

Распределитель 26, начинает формировать сигналы, управляющие устройством. Сигнал 1 с первого выхода через один из входов элемента ИЛИ 55 поступает на второй вход триггера 39 и снимает на выходе устройства 77 сигнал Готовность. Одновременно через элемент ШШ 56 устанавливает триггер 43 в исходное состояние, т.е. на выходе появляется сигнал

0

5

0

0

5

1 (если до этого он находился в противоположном состояний). Сигнал О (.выбор кристалла), появившийся иа втором выходе распределителя 26 , через элемент И 61 подается на соответствующий вход каждой БИС накопителя 1. Происходит считывание данных и контрольных битов из накопителя, Считанные данные и контрольные биты появляются Яа шине и соответственно на входах блока 4. Последовательно появившиеся сигналы О на третьем и четвертом выходах распределителя 26j( произведут запись считанных данньк и контрольных битов в блок 4, который в свою очередь из считанных данных сформирует новые контррльные биты, сравнит их с контрольными битами из накопителя и выработает синдром ошибки, результатом которого на выходах блока 4 появятся (или не появятся) флаги ошибок . Состояний могут быть- следующие 5 О на обоих выхода - нет ошибок, т на первс, О на втором выхо де - однократная ошибка, О на первом 1 на втором выходе - многократная ошибка Эти флаги поступают на блоки дешифрацни ошибки 27 . и 27 , которые Предста вляйт собой дешифратор. Строб йрующим сигналом блока

27

является сигнал с восьмого выхода распределителя 26f . Далее этот си гйал,. в зависимости от состсэяния фдагов, может появиться при. отсутствии ошибок - на выходе элемента И 32 Далее этот сигнал постзппит на вход элемента И 51, второй вход которого закрыт о, установленным на входе 72 и дальнейших действий не совершит; при однократной ошибке - на выходе элемента И 31. Этот сигнал не пройдет дальше элемента И 49, который по другому входу закрыт тем ж& сигналом с входа 72; при многократной (некорректируемой) ошибке - на выходе элемента И 30. В том случае необходимо обращение к второй половине накопителя.

В первых двух случаях окончание цикла чтения одинаково. Сигнал, появляется на пятом выходе распределителя 26, , через элемент И 50 на второй вход которого подана 1, с выхода триггера 43 чере:з один из входов элемента ИЛИ 58 произойдет запись считываемого числа в регистр 3. Если работа в данном цикле велась

0

5

0

0

5

0

5

0

5

с первой половиной, т.е. данные были записаны в коде, то н через; блоки преобразования считьшаемого числа 20 они пройдут в прямом коде. Это определяет триггер 68, который управляет блоками 10,15,20 одинаково. Затем через элемент задержки 69 сигнал появится на выходе устройства 78, который означает разрешение считывания информации с выходов 76 устройства . Сигнал с шестого выхода распределителя 26-1 приходит на элемент И 64, на двух других входах которого находятся 1, так как триггер 43 находится в единичном состоянии и О, установленный на входе 72 через элемент НЕ 67, поступает 1 на элемент И 64. С выхода этого элемента сигнал через один из входов элемента ИЛИ 54 устанавливает триггер 39 в единичное состояние и на выходе устройства появляется сигнал Готовность. Сигнал с седьмого выхода распределителя 26| через элемент . РШИ 56 подтвердит состояние 1 на выходе триггера 43 и произведет сброс триггера 42.

В третьем случае (при многократной ошибке) сигнал, появившийся на выходе элемента И 30, установит триггер 43 в нулевое состояние, О , на выходе этого триггера закроет элемент И 64, тем самым запретит установку сигнала Готовность, а запретом на элементе И 50 не разрешит прохождение строба и в регистр считываемого числа и, следовательно, на выходах 76 не появится искаженная информация, а на выходе 78 не появится сигнал Разрешение считывания. Одновременно этот сигнал установит в единичное состояние триггер 35 формирователя сигналов ошибки 33 и триггер 45, 1, появившаяся на выходе триггера 45 через элемент ИЛИ 57 поступит на управляющий вход элемента ШШ 13 каждого блока 10 и переведет выход этого элемента в вы- сокоимпедансное состояние. Одновременно произойдет запуск распределителя тактовых сигналов второго счи- тьшания 26. .

Сигнал с первого выхода распределителя 262. через элемент ИЛИ 62 переведет счетный триггер 68 в противоположное предьщущему состояние, тем самым произойдет обращение к другой половине накопителя; если Г

установится на втором выходе этого триггера, то на накопитель будет подано инверсное значение адреса. Код адреса, зафиксированный на регистре 2, инвертируется элементом НЕ 19 каждого блока 15 и через элемент И 17 (так как на второй вход этого элемента подана 1), элемент ИЛИ 18 установится на входах накопителя. Известно, что в.половине, определяемой инверсным значением адреса, записаны данные также в инверсном виде, следовательно, при считывании их нужно обратно проинвертиро- вать. Это происходит в блоке 20, -ко- торьй работает аналогично блокам 15 и 10. Сигнал О Выбор кристалла, появившийся, на втором выходе распределителя 262 через элемент И 61 подается на соответствующий вход каждой БИС накопителя.1.Происходит считывание данных и контрольных битов аналогично первому считыванию. Считанные данные и контрольные биты появляются на входе каждой БИС накопителя 1, а следовательно, и на входах блока 4. Последовательно появившиеся сигналы О на третьем и четвертом выходах распределителя 26 произведут запись считанных данных и контрольных битов в блок 4, которое в свою очередь из считанньк сформирует новые контрольные биты, сравнит их с контрольными битамИ|считанными из накопителя, и выработает синдром ошибки, результатом которого, как и при первом считывании, на выходах блока появятся Ллаги ошибок. Эти флаги, а также сигнал с шестого выхода распределителя 262 , которые приходят на блок 272 , определяет дальнейшую работу устройства. Появившийся сигнал 1 на первом (снизу) выходе блока 27 указывает на отсуствие ошибки второго считывания. Если этот сигнал появился на втором . выходе - однократная ошибка второго считывания. В этих случаях окончание цикла считывания одинаково. В первом случае сигнал непосредственно поступает на один из входов элемента ИЛИ 65, во втором - через открытый элемент И 53 (который открыт по второму входу 1 с выхода элемента НЕ 67) также на вход элемента ИЛИ 65. Далее с выхода этого элемента сигнал установит триггер 44 в сотояние 1, тем самым произойдет

0

5

0

5

0

5

а

5

0

5

запуск распределителя 25 . Одновременно сигнал с шестого выхода распределителя 26 JJ через один из входов элемента ИЛИ 58 произведет запись данных в регистр 3 считываемого числа, которые к этому времени установятся на его входах. А через элемент задержки 69 установится на выходе устройства 78 в виде сигнала Разрешение считывания. Сигнал с .пятого выхода распределителя 26 установит триггер 45 в исходное состояние, тем самьм закончится цикл считывания.

Записанные в регистр 3 данные появятся на информационных выходах 76. Одновременно через открьГтый элемент И 8 блока 6 (так как триггер 41 находится в состоянии, соответствующем циклу считывания и на втором его выходе 1) они поступят на блок 10 и далее на накопитель. Это необходимо для того, чтобы произвести в первую половину накопителя верного значения данных, так как при первом считьшании обнаружена многократная ошибка и ее необходимо в накопителе откорректировать. Запущенный распределитель 25 произведет эту запись. Процедура записи описана выше.

Если при втором считывании определена многократная ошибка, то сигнал появится на третьем (снизу) выходе блока 27 , который установит триггер 34 блока ошибки 33 в состояние 1, а так как при первом считывании бьЧла тоже многократная ошибка, которая установила триггер 35 в состояние О, произойдет совпадение двух 1 на элементе И 37 и на выходе устройства 79 появится сигнал Ошибка, сообщающий о некорректируемой ошибке. В этом случае в регистр считываемого числа 3 все же произойдет запись данных с опшб- кой и дальнейшее решение принимает процессор (не показан).

Для снятия сигнала Ошибка на выходе 79 необходимо обратиться к устройству, т.е. подать сигнал Запрос ЗУ на вход 73.

Сигнал Таймер на входе 75 через один из входов элемента И 48, ИЛИ 62 подается на вход счетного триггер а 68 и тем самым обеспечивает подключение через равные промежутки времени обеих половин накопителя 1. Это

производится для того, чтобы не допустить накапливание ошибок в каждой половине накопителя и своевременно ее обнаружить и исправить.

Действие сигнала Таймер блокируется отсутствием сигнала Готовность, на выходе 77, т.е. в момент, когда есть обращение к устройству.

Вьшоды о работе устройства в анном режиме В цикле записи проис- ходит запись поочередно в первую и вторую половины накопителя, т.е., затрачивается двойное время обращения к ЗУ. В цикле считывания алгоритм работы следующий: если отсутствует при первом считывании многократная ошибка, то затрачивается время одного обращения; при много- кратной ошибке первого считывания следует второе считьшание из другой половины накопителя, если при этом отсутствует многократная ошибка, то производится цикл записи в первую половину (где бьша обнаружена многократная ошибка) для восстановления верного кода данных, т.е. суммарно затрачивается тройное мя обращения к ЗУ; если и при втором считывании обнаружена многократная ошибка, то процессору или устройству, обратившемуся к ЗУ выдается неверная информация, но выставляется сигнал ошибка ддй принятия определённого решения.

Данный режим работы не защищает накопитель от накопления сбоев, так как производит восстановление данных в накопителе только при многократной ошибке. С течением времени сбои от об - частиц и другие могут привести к наличию в обоих половинах многократных неисправляемых ошибок, что исключит дальнейшее использование устройства ЗУ без новой загрузки (прочистки) накопителя. Работа устройства в режиме повышенной надежности.

Формирование сигналов управления накопителем 1 в циклах записи и считывания осуществляется четырьмя распределителями тактовых сигналов: первой записи 25 , второй записи

25,

2 первого считьгоания /о , вто- рого считывания 262 . Функционирова- ние этих распределителей описано вы- ше. Описание работы устройства в ре- жиме повышенной надежности целесообразно провести в рамках передачи уп0

5

0

5

0

5

0

3

0

5

равления между этими четьфьмя распределителями.

Для реализации режима повышенной надежности необходимо на вход 72 подать 1, следовательно, откроются элементы И 49, 51, 52 и через элемент НЕ 67 закроются - И 53, 64. На вход 75 устройства подается О. Цикл записи не отличается от описанного в первом режиме, т.е. записи в одну половину накопителя происходит запись инверсного числа в другую, определяемую инверсным кодом адреса.

Цикл первого считывания происходит аналогично первому режиму, а передача сигналов управления осуществляется иначе. При отсутствии ошибки первого считывания через открытый элемент И.51 передается управление распределителю тактовых сигналов второй записи, 25 , которая производит запись соответствующего кода числа в другую половину накопителя 1, это осуществляется для восстановления возможных сбоев в коде числа в другой (резервной) половине накопителя. Кроме того, сокращается общее время обращения к ЗУ, следовательно, сигнал разрешения считывания 78 появится после первого безошибочного считывания, а сигнал Готовность 77 после Цикла записи в другую половину накопителя.

При возникновении однократной ошибки первого считывания управление передается уже распределителю первой записи 25f , а после второй 25 . Это необходимо для того, чтобы восстановить число, в котором бьша обнаружена однократная ошибка, и исключить возможные ошибки во второй (резе1рвной) половине, т.е. сигнал разрешения считывания 68 появится через время первого считывания, а Готовность 77 после двух циклов записи.

При многократной ошибке первого считывания происходит (как и в первом режиме) передача управления распределителю тактовых сигналов второго считывания 26-, в процессе которого также может произойти три варианта наличия ошибок.

Отсутствие ошибки второго считывания . Происходит передача управления на распределитель второй записи 25)2. для восстановления числа, хранящегося в половине накопителя ид

которой было первое считывание с MHO гократнон ошибкой. Сигнал paspeme- ния считывания 78 появится через время, затраченное на два считывания, Готовность 77 еще через время затраченное на одну запись.

Однократная ошибка второго считывания . Управление передается через открытый элемент И 52 на распредели- тель 25, первой записи, а затем второй 25 , Происходит восстановление чисел в первой и второй половинах накопителя, в первой многократ- ная ошибка, во второй - однократная. Сигнал разрешение считывания 78 устанавливается через время, затраченное на два считывания, а готовность 77 еще через время, затрачейное на две записи.

Многократная ошибка второго считывания. Устройство работает .как и в первом режиме на информационные входы 76 выдается информация с ошибкой, но на выходе 79 устанавливается флаг Ошибка.

Формула изобретения

Q 5

0

5

0

5

0

5

0

5

.соединены с информационными входами- выходами накопителя, с первыми входами блокоВ преобразования считываемого числа, выходы которых соединены с информационными входами регистра считываемого числа, выходы регистра считываемого числа являются информационными выходами устройства, информационные входы регистра записываемого числа являются информационными входами устройства, отличающееся тем, что, с целью повышения надежности устройства в него введены блок управления, четыре распределителя тактовых сигналов, блок обнаружения и исправления ошибок, блоки передачи записываемого числа, первый и второй блоки дешифрации ошибки, причём первые и третьи входы блоков передачи записываемого числа соединены с выходами регистра записываемого числа и соответствующими выходами регистра считываемого числа, вторые и четвертые эходы бло- ков передачи записываемого числа соединены соответственно с восьмым и СеДь- мым. выходами блока управления, выходы .блоков передачи записываемого числа соединены с первымивходами блоков преобразования записываемого числа, первый и второй выходы блока обнаружения и исправления ошибок соединены соответственно с вторыми и третьими входами блоков дешифрации ошибки, первый и второй входы блока обнаружения и исправления ошибок соединены с девятым и десятым выходами блока управления, входы-выходы информационных ресурсов блока обнаружения и исправления ошибок соединены с информационными входами-выходами ,.. накопителя, входы-выходы контрольных разрядов блока обнаружения и исправления ошибок соединены с , входами-выходами контрольных разрядов накопителя, восьмой выход третьего распределителя тактовых сигналов соединен с первым входом первого блока дешифрации ошибки, первьй, второй, третий выходы которого соединены соответственно с первым, вторьм и третьим входами признаков ошибок блока управления, шестой выход четвертого распределителя тактовых сиг- 1 налов соединен с тринадцатым входом синхронизации чтения.блока управления .и с третьим входом второго блока дешифрации ошибки, первый выход которого соединен с вторым входом форми15

20

25

рователя сигналов ошибки, а второй и третий выходы соединены соответственно с четвертым и пятым входами признака блока управления, второй , , выход блока управления соединен с входом первого распределителя тактовых сигналов, выходы с первого по пятый которого соединены соответственно с первого по пятый входами хронизации записи блока управления, третий выход блока управления соединен с ВХОДСИУ1 третьего распределителя тактовых сигналов, выходы с первого по седьмой которого соединены соответственно с первого по седьмой входами синхронизации чтения блока управления,-шестнадцатый выход блока управления соединен с входом второго распределителя тактовых сигналов, выходы с первого по четвертый которого соединены соответственно с шестого по девятый входами синхронизации записи блока управления, пятый выход второго распределителя тактовых сигналов соединен с десятьш входом синхронизации записи блока уц равления и четвертым входом формирователя сигналов ощибки, четырнадцатый йыход блока управления соединен с входом четвертого распределителя

тактовых сигналов, выходы с первого по пятьй Которого соединены соответственно с Восьмого По двенадцатый входами еинхроййзации чтения блока управления,

четвертый выход блока управления соединен с . третьими входами блоков преобразования записываемого числа, пятый выход блока управления соединен с вторыми входами блоков преоб- разования записываемого числа, шестой выход.блока управления соединен с четвертым входом блоков преобразования записьтаемого числа, один-

-надцатый выход блока управления соединен с входом записи регистра считываемого числа, тринадцатый выход блока управления соединен с входом выборки накопителя, пятнадцатый

I выход блока управления соединен с третьим входом-формирователя сигнала ошибки, выход которого является выходом ошибки устройства, первый и двенадцатый выходы блока управления являются соответственно выхо- дами готовности и разрешения считы- Звания устройства, входы режима и таймера блока управления являются соответствуюищми входами устройст30

35

40

45

50

55

5

0

5

, Q

0

5

0

5

0

5

ва, входы обращения и чтения-записи блока управления являются соответствующими входами устройства.

.блок передачи записываемого числа содержит первый и второй элементы И, элемент ШШ, выход которого является выходом блока, а входы подключены к выходам первого и второго элементов И, первьы и второй входы первого элемента И являются соответственно первым и вторым входами блока передачи записываемого числа, третьим и четвертым входами которого являются соответственно первый и второй входы второго элемента И.

с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с шестым входом синхронизации записи и восьмым входом синхронизации чтения блока управления, а третий вход соединен с выходом второго элемента И, второй вход которого соединен с входом таймера блока управления, первый

вход второго элемента И соединен с первым выходом блока управления и выходом первого триггера, второй вход первого триггера соединен с выходом второго элемента ИЛИ, первый вход которого соединен с первым входом синхронизации записи блока управления, второй вход второго элемента ИЛИ соединен с первьш входом синхронизации блока упра9ления и первым входом четвертого элемента ИЛИ, второй вход которого соединен с седьмым входом синхронизации чтения блока управления и вторым входом второго триггера, первый вход второго триггера соединен с выходом третьего элемента И и вторы входом пятого триггера,; первый и второй выходы которого соединены соответственно с седьмым и восьмым выходами блока управления, первьй вход пятого триггера соединен с третьим входом пятого элемента ИЛИ и выходом первого элемента И, первый вход которого соединен с входом записи-чтения блока управления и входом первого элемЕНта НЕ., выход первого элемента НЕ соединен с вторым входом третьего элемента и, первый вход которого соединен с входом обращения блока упр.авления и вторым входом первого .элемента И, выход четвертого элемента ИЛИ соединен с первым входом третьего триГ гера, второй вход которого средин-ей с первым входом обнаружения ошибки . пятнадцатым выходом блока управления и с первым входом, седьмого триг гера, выход которого Соединен с че- тьфнадцатым выходом блока управления и вторым входом игеетого элемента ИЛИ, первый вход шестого элемента ИЛИ соединен с третьим выходом : блока управления и выкодом второго триггера, выход третьего триггера соединен с первым входом седьмого элемента И и третьим входом четвертого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, первый вход первого элемента ИЛИ соединен с девятым входом синхронизации записи блока управления, второй выход блока управления соединен с выходом четвертого триггера, первый вход которого соединен с выходом пятого элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами

5

5

0

5

0

5

0

5

пятого и восьмого элементов И, второй вход четвертого триггера соединен с пятым входом синхронизации записи блока управления, первые входы пятого, шестого и восьмого элементов И соединены с входом режима блока управления и входом второго элемента НЕ, выход которого соединен с первыми входами четвертого и девятого элементов И, вторые входы .которых соединены соответственно с пятым входом синхронизации и пятым входом обнаружения ошибок блока управления, вторые входы пятого и восьмого элементов И соединены соответственно с вторым и пятым входами обнаружения ошибок блока управления, шестнадцатый выход блока управления соединен с выходом шестого триггера, первый вход которого соединен с выходом седьмого элемента ИЛИ, первый и третий входы которого соединены соответственно с выходами девятого и шестого элементов И, а второй и четвертый входы соединены соответственно с. четвертым входом синхронизации записи и четвертые входом обнаружения опибки блока управления, первый и ч етвертый входы десятого Элемента И соединены соответственно с третьим и десятьм входами синзфонизации чтения блока управления, первый и четверть1й входы одиннадцатого элемента И соединены соответственно с четвертым и одиннадцатым входами синхронизации чтения блока управления, вторые и третьи входы десятого и одиннадцатого элементов И соединены соответственно с вторым и седьмым входами син- хронизации записи блока управления, выходы десятого и одиннадцатого элементов И соединены соответственно с девятым и десятым выходами блока управления, тринадцатый выход блока управления соединен с выходом двенадцатого элемента И, входы с первого по четвертый которого соединены соответственно с вторым и девятым входами синхронизации чтения и с третьим и восьмым входами синхронизации записи блока управления, двенадцатый выход блока управления соединен с выходом элемента задержки, вход которого соединен с одиннадцатым выходом блока управления и выходом восьмого элемента ИЛИ, первый и второй входы восьмого элемента ИЛИ соединены соответственно с тринадцатым входом синхронизации чтения блока управления и выходом седьмого элемента И, второй вход которого соединен с пятым входом синхронизации чтения блока управления, второй вход седьмого триггера соединен с двенадцатым входом синхронизации чтения блока управления, второй вход шестого триггера соеди

ней с десятым входом синхронизации записи блока управления, тритий вход обнаружения ошибок которого соединен с вторым входом шестого элемента И, выход шестого элемента ИЛИ соединен с шестым выходом блока управления, второй вход первого триггера соединен с выходом первого элемента ИЛИ,