ПРОГРАММИРУЕМАЯ ЛОГИЧЕСКАЯ МАТРИЦА Российский патент 1994 года по МПК G11C17/00 

Изобретение относится к вычислительной технике и может быть использовано для построения надежных цифровых устройств.

Известна программируемая логическая матрица на инверторах интегрально-инжекционной логики [1], имеющая программируемые логические связи между инверторами, а также между инверторами и внешними полюсами матрицы.

Прототипом предлагаемого решения является разновидность указанной матрицы, ориентированная на реализацию системы функций И-ИЛИ. Для этого инверторы прототипа разбиты на две группы и в пределах одной группы не имеют логических связей друг с другом.

Недостаток прототипа - низкая надежность ввиду возникновения перемежающихся отказов при пробоях p-n-переходов.

Так, если в прототипе некоторый инвертор Х соединен выходом (в качестве которого используется некоторый коллектор Y транзистора инвертора Х) с входом некоторого инвертора Z, то пробой перехода база-коллектор Y транзистора инвертора Х приведет к тому, что переходы база-эмиттер транзисторов инверторов Х и Z окажутся включенными параллельно, хотя это запрещено в рамках схемотехники интегрально-инжекционных схем.

В результате инвертор Х будет работать неустойчиво, генерируя перемежающийся отказ.

Цель изобретения - повышение надежности программируемой логической матрицы за счет уменьшения числа возможных перемежающихся отказов.

Для достижения цели в программируемой логической матрице, содержащей два накопителя и две группы инверторов, каждый инвертор содержит транзистор и источник тока, причем анод источника тока соединен с входом инвертора, катод источника тока соединен с эмиттером транзистора, а коллекторы транзистора являются выходами инвертора, в каждом инверторе первой группы анод источника тока соединен с базой транзистора, вход каждого инвертора первой группы соединен с отдельной разрядной шиной первой группы разрядных шин первого накопителя, каждый выход каждого инвертора первой группы соединен с отдельной адресной шиной второго накопителя, вход каждого инвертора второй группы соединен с отдельной разрядной шиной второго накопителя, каждый выход каждого инвертора второй группы соединен с отдельной адресной шиной первой группы адресных шин первого накопителя, входами матрицы является вторая группа адресных шин первого накопителя, выходами матрицы является вторая группа разрядных шин первого накопителя, эмиттеры транзисторов инверторов первой группы соединены с первой шиной питания матрицы, в каждый инвертор второй группы введен источник напряжения, включенный между анодом источника тока и базой транзистора, а эмиттеры транзисторов инверторов второй группы соединены с второй шиной питания матрицы.

Признаками, отличающими предлагаемое решение от прототипа, являются следующие: вторая шина питания матрицы, с которой соединены эмиттеры транзисторов инверторов второй группы, и источник напряжения в каждом инверторе второй группы, включенный между анодом источника тока и базой транзистора.

Хотя эти признаки по отдельности и встречаются в известных решениях, но в той совокупности признаков, которая характеризует предлагаемое решение, они встречаются впервые, обеспечивая появление у предлагаемого решения нового свойства, отсутствующего у известных решений, а именно: если в известных программируемых логических матрицах вероятные катастрофические отказы электронных приборов вызывают как перемежающиеся, так и константные отказы внутренних инверторов, то в предлагаемой матрице - только константные.

(Под электронными приборами понимаются диоды, транзисторы, резисторы, источники тока и источники напряжения; под вероятными катастрофическими отказами понимаются пробой между полюсами электронного прибора, пробой полюса на шину питания и обрыв полюса, возможные с учетом топологии программируемой логической матрицы; внутренними считаются инверторы, не имеющие логических связей с входами и выходами программируемой логической матрицы).

Это свидетельствует о соответствии предлагаемого решения критерию "существенные отличия".

На фиг.1 приведена электрическая схема предлагаемой матрицы; на фиг.2 и 3 приведены электрические схемы элементарных двухинверторных цепочек, возможных в предлагаемой матрице (на фиг.2 или 3 цифровые обозначения первого инвертора цепочки, а также его элементов снабжены индексом 1, а цифровые обозначения второго инвертора цепочки, а также его элементов - индексом 2).

Предлагаемая программируемая логическая матрица выполняется в виде интегральной схемы и содержит (фиг.1) первую 1 и вторую 2 группы инверторов, а также первый 3 и второй 4 накопители. Кроме того, она имеет входы 5, выходы 6, первую 7 и вторую 8 шины питания.

Каждый инвертор 1 или 2 содержит источник 9 тока, транзистор 10. Каждый инвертор 2 содержит, помимо этого, источник 11 напряжения.

Накопитель 3, как и накопитель 4, содержит не связанные между собой адресные шины и не связанные между собой разрядные шины, причем каждая адресная шина соединена с каждой разрядной шиной через перемычку, которая может быть при желании разорвана в точке, показанной на фиг.1 крестиком.

Эмиттеры транзисторов инверторов группы 1 и шина 7 не просто соединены, но выполнены в виде единой n⁺-области кристалла. Аналогично этому эмиттеры транзисторов инверторов группы 2 и шина 8 не просто соединены, но выполнены в виде единой n⁺-области кристалла.

Источник 11 может быть выполнен в виде диода, стабилитрона, а также цепочки из диодов и/или стабилитронов.

Программирование предлагаемой матрицы заключается в выборочном разрыве перемычек накопителей 3 и 4 таким образом, чтобы в каждом из этих накопителей каждая адресная шина осталась соединенной не более чем с одной неразорванной перемычкой. За счет этого предлагаемая матрица настраивается на реализацию произвольной системы функций И-ИЛИ, задающей конечный или комбинационный автомат.

Запрограммированная матрица работает следующим образом.

Каждый источник 9 генерирует ток I, каждый источник 11 генерирует напряжение е. На шину 7 подается нулевой потенциал, а на шину 8 - потенциал Е, причем соблюдаются неравенства
U_кэ < E + e + U^*, (1)
E + U_кэ < U^*, (2)
E + U^* ≠ U^* (3)
E + U^* ≠ 0, (4) где U_кэ - напряжение между коллектором и эмиттером транзистора 10 при протекании через переход база-эмиттер транзистора тока I; U^* - напряжение на открытом переходе база-эмиттер транзистора 10.

В случае исправности предлагаемой матрицы неравенства (1) и (2) обеспечивают согласование логических уровней инверторов 1 и 2, с тем чтобы (см. фиг.2 и фиг.3):
при протекании тока I, генерируемого источником 9₁, через переход база-эмиттер транзистора 10₁ транзистор 10₁ отпирался, ток I, генерируемый источником 9₂, стекал через коллектор и эмиттер транзистора 10₁ на шину 7 (фиг. 2) или 8 (фиг.3), в связи с чем транзистор 10₂запирался; при запертом транзисторе 10₁ ток I, генерируемый источником 9₂, стекал через переход база-эмиттер транзистора 10₂ на шину 8 (фиг.2) или 7 (фиг.3), в связи с чем транзистор 10₂ отпирался.

Что касается случая неисправности матрицы, то для любого внутреннего инвертора 1 или 2 вероятны следующие катастрофические отказы электронных приборов: обрывы полюсов источника 9; обpывы полюсов источника 11 (для инверторов 2); обрывы одного или нескольких коллекторов и/или базы транзистора 10 (тогда как обрыв эмиттера исключен ввиду того, что эмиттер совмещен с шиной 7 питания (для инверторов 1) или 8 (для инверторов 2)); пробой между полюсами электронных приборов, а также между полюсами электронных приборов и любой шиной питания матрицы.

Указанные катастрофические отказы приводят к генерации инвертором 1₁ (фиг.2) или 2₁ (фиг.3) перемежающегося отказа только в случае непредсказуемого распределения тока I, генерируемого источником 9₂ между такими p-n-переходами, как база-эмиттер транзистора 10₁ и база-эмиттер транзистора 10₂. Но неравенства (3) и (4) исключают этот случай, поскольку благодаря им при пробоях источника 11₂ (фиг.2) и/или перехода база-эмиттер транзистора 10₁ ток I, генерируемый источником 9₂, течет или через переход база-эмиттер транзистора 10₁, или через переход база-эмиттер транзистора 10₂.

Таким образом, во внутренних инверторах предлагаемой матрицы вероятные катастрофические отказы электронных приборов способны вызвать только константные отказы.

В связи с этим предлагаемая схема имеет меньшее множество возможных отказов, чем прототип, то есть характеризуется большей надежностью.

Изобретение относится к вычислительной технике и может быть использовано для построения надежных цифровых усройств. Целью изобретения является повышение надежности матрицы. Программируемая логическая матрица содержит первую и вторую группы инверторов, а также первый и второй накопители, входы, выходы, первую и вторую шины питания. Каждый инвертор содержит источник тока и транзистор. Каждый инвертор содержит, помимо этого, источник напряжения. 3 ил.

ПРОГРАММИРУЕМАЯ ЛОГИЧЕСКАЯ МАТРИЦА, содержащая два накопителя и две группы инверторов, каждый инвертор первой и второй группы состоит из транзистора и источника тока, анод которого является входом инвертора, а коллекторы транзистора являются выходами инвертора, анод источника тока каждого инвертора первой группы подключен к соответствующей разрядной шине первой группы первого накопителя и к базе транзистора, эмиттер которого соединен с катодом источника тока и с первой шиной питания, а коллекторы транзистора соединены с соответствующими адресными шинами второго накопителя, анод источника тока каждого инвертора второй группы подключен к соответствующей разрядной шине второго накопителя, а катод - к эмиттеру транзистора, коллектор которого соединен с соответствующими адресными шинами первой группы первого накопителя, адресные шины второй группы которого являются входами матрицы, а разрядные шины второй группы являются выходами матрицы, отличающаяся тем, что, с целью повышения надежности матрицы, каждый инвертор второй группы содержит источник напряжения, первый вывод которого соединен с анодом источника тока, а второй вывод - с базой транзистора, эмиттер которого подключен к второй шине питания.