Накопитель для запоминающего устройства Советский патент 1985 года по МПК G11C11/40 

подключен к аноду второго диода, катод которого подключен к базе транзистора опорного элемента коммутации тока - и к первому выводу источника тока, второй вьшод которого подключай к шине отрицательного напряжения питания,- и элемент ускорения выключения тока, состоящий из первого и второго транзи сторон и резистора, первый вывод которого подключен к базе первого транзистора, эмиттер- которого подключен к базе второго транзистора, эмиттер которого и база первого транзистора подключены соответственно к базе и коллектору транзис тора опорного элемента коммутации тока, второй вывод резистора и

137537

коллекторы первого и второго транзи-. сторов подключены к нагне положитель кого напряжения питания, дополнительный вход элемента коммутации тока третьей группы подключен к базе транзистора соответствующего элемента коммутации тока второй группы. .

2. Накопитель поп.1, отличающийся тем, что каждый элемент коммутации тока третьей группы состоит из первого и второго транзисторов, коллекторы которых являются первым и вторым выходами элемента коммутации тока третьей группы, эмиттеры - входом, а базы - дополнительным входом.

1 .НАКОПИТЕЛЬ ДЛЯ ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, содержащий матрицу ячеек памяти, первую группу элементов коммутации тока, каждый из которых состоит из первого и второго транзисторов, вторую группу элементов коммутации тока, каждый из которых выполнен на транзисторе, третью группу элементов коммутации тока, элементы предотвращения ложной записи, каждый из которых состоит из двухэмиттерного транзистора и рез истора, первый вывод которого соединен с базой двухэмиттерного транзистора, первый элемент смещения уровня напряжения, выполненный на диоде, группу источников тока, первый, второй и третий источники тока, причем в каждой строке матрицы словарные. входы ячеек памяти .являются входом словарной выб.орки накопителя, а словарные выходы подключены к первому выходу соответствующего источн1йка тока группы, в каждом столбце матрицы первые и вторые разрядные входы ячеек памяти соответственно подключены к коллекторам первого и второго транзисторов элемента коммутации тока первой группы, к первому и второму эмиттерам транзистора элемента предотвращения ложной записи,, базы транзисторов элементов коммутации тока первой и второй групп являются входом разрядной выборки накопителя, коллектор транзистора элемента коммутации тока второй группы соединен с первым выводом резистора элемента предотвращения ложной записи, второй вывод которого подключен к катоду диода элемента смещения уровня напряжения, анод которого подключен к шине положительного напряжения пигания, эмиттеры транзисторов элементов коммутации (Л тока первой и второй групп подключе-г ны соответственно к первым выводам первого и второго источников тока, nepBbtft вывод третьего источника тока подключен к входам элементов комму тахщи тока третьей группы, вторые вьюоды источников тока подключешл к шине отрицательного напряжения питасо ния, отличающийся тем, что, с целью повьшения быст одейvi СП ствия, в него введены опорный эле00 мент коммутации тока, выполненный на транзисторе, эмиттер.:которого sj соединен с перйым выводам третьего источника тока, дополнительный элемент смещения уровня напряжения,состоящий из резистора, первого и второго диодов и источника тока, причем первый вьшод резисто1)а подкяй)чен к шине положительного напряжения питания, второй - к коллекторам транзисторов элементов предотвращения ложной записи и к аноду первого диода, катод которого

Изобретение относится к вычислительной технике и предназначено дая использования в цифровых полупроводниковых схемах памяти, в частности н интегральных схемах оперативной памяти на биполярнь Х транзисторах.

Известен накопитель, в котором имеются цепи, ускоряющие процесс выборки информации путем включения дополнительного тока для перезаряда паразитных емкостей словарных шин. В этом накопителе дополнительный ток в статическом состоянии протекает в словарные шины выбранной строки til

Недостатком его является то, что в нем ускоряется перезаряд паразитных емкостей только словарных шин. Распространить данный способ ускорения на перезаряд паразитных емкостей разрядных шин невозможно ввиду ограничений на величину тока разрядных шин в статическом состоянии.

Наиболее близким по технической сущности к предлагаемому является накопитель с токовой выборкой по разрядам, осуществляемой с помощью переключения тока первого источника тока в разрядные шины первыми элементами коммутации тока, содержащий также в каждом столбце элемент предотвращения ложной записи, повышающий потенциалы разрядных шин в невыбранных столбцах и отключаемый в выбранном столбце помощью переключения тока второго источника тока вторь1ми элементами коммутации тока, третий источник тока, подключенный к разрядным шинам с помощью третьих элементов коммутации тока 2,

Недостатком накопителя является ограниченное быстродействие, Элементы предотвращения ложной записи необходимы для обеспечения работоспособности накопителя с токовой выборкой, но они увеличивают ло.гический перепад по разрядным шинам что снижает быстродействие при вы.борке. Подключение третьего источника тока к разрядным шинам через третьи элементы коммутации тока не дает ускорения перезаряда емкостей разрядньк шин в выбранном столбце, поскольку ток этого источника включается -в нерыбранные столбцы, что позволяет лишь незначительно снизить логический перепад по разрядным шинам.. Как известно, невозможно прямое увеличение .тока первого источника тока (тока считывания), перезаряжающего емкости разрядных шин, свьше максимально допустимого. Его величина ограничена условием сохранения не ниже допустимого логического перепада 3113 в выбранной ячейке памяти, поскольку с ростом этого тока величина, логического перепада уменьшается, Цель изобретения - увеличение быстродействия накопителя, Поставленная цель достигается тем, что в накопитель, содержащий матрицу ячеек памяти, первую группу элементов коммутации тока, каждый и которых состоит из первого и второг транзисторов, вторую группу элемент коммутации тока, каждый из которых выполнен на транзисторе, третью гру пу элементов коммутации тока, элеме ты предотвращения ложной записи, каж дый из которых состоит из двухэмкттерного транзистора и резистора, первый вьшод которого соединен с ба зой двухэмиттерного транзистора,пер вый элемент смещения уровня напряже ния, выполненный на диоде, группу источников тока, первый, второй и третий источники тока, причем в каждой строке матри1у 1.словарные входы ячеек памяти являются входом словарной выборки накопителя, а словарные выходы подключены к перво му выходу соответствующего источника тока группы, в каждом столбце матрицы первые и вторые разрядные выходы ячеек памяти соответственно подключены к коллекторам первого и второго транзисторов элемента коммутации -тока первой группы, к первому и второму эмиттерам транзистора элемента предотвращения ложной записи, базы транзисторов элементов коммутации тока первой и второй групп я вляются входом разрядной выборки накопителя, коллектор транзистора элемента коммутации тока второй группы соединен с первым выводом резистора элемента предотвращения ложной записи, второй выэод которого подключен к катоду диод первого элемента смещения уровня напряжения, анод которого подключен к шине положительного напряжения питания, эмиттеры транзисторов элементов коммутации тока первой и второй групп подключены соответственно к первым выводам первого и второго источников тока, первый вывод третьего источника трка подключен к входа элементов коммутации тока третьей группы, вторые выводы источников тока подключены к шине отркцатель юго напряжения питания, дополнительно введены опорный элемент коммутации тока, выполненный на транзисторе, эмиттер которого соединен с первым выводом третьего источника тока, дополнительный элемент смещения уровня напряжения, состоящий из резис-. . тора, первого и второго диодов и источника тока,- причем первый вывод резистора подключен к шине положительного напряжения питания, второй к коллекторам транзисторов элементов предотвращения ложной записи и к аноду первого диода, катод которого подключен к аноду второго диода, катод которого подключен к базе транзистора опорного элемента коммутации тока и к первому выводу источника тока, второй вывод которого подключен к ашне отрицательного напряжения питания, и элемент ускорения выключения тока, состоящий из первого и второго транзисторов и резистора, первый вывод которого подключен к базе первого транзистора, эмиттер которого подключен к базе второго транзистора, эмиттер которого и база первого транзистора подключены соответственно к базе и коллектору транзистора опорного элемента коммутации тока, второй вьшод резистора и коллекторы первого и второго транзисторов подключены к шине положительного напряжения питания, дополнительный вход элемента коммутации тока третьей группы подключен к базе транзистора соответствующего второго элемента коммутации тока второй группы. Каждай элемент коммутации тока третьей группы состоит из первого и второго транзисторов, коллекторы которое,являются первыми и вторыми выходами элемента коммутации тока третьей группы, эмиттеры - входом, ;а базы - дополнительным входом. На чертеже представлена электрическая схема накопителя, Ячейки памяти объединены в строках по словарным входам и выходам соответственно первым 2 и вторым 3 словарным шинам, а в столбцах по первым и вторым разрядным входам - соответственно пepвы ш 4 и вторыми 5 разредными шинами. Первые словарные шины 2 являются соответствующими входа ми 6 словариой выборки накопителя, вторые1:словар- ные шины 3 подключены соответственно к первым выводам источников тока 7 группы.Первые 4 и вторые 5 5 разрядные шины каждого столбца явля ются соответствующими выходами 8 накопителя для снятия считанной информации и подачи управляющих сиг налов записи и подключены к коллек торам соответственно первого 9 и второго 10 транзисторов первой группы элементов коммутации тока, эмиттеры которых объединены и подключены к первому вьшоду первого источника тока 11, базы подключены к входам 12 разрядной выборки нако теля. Базы, эмиттеры и коллекторы транзисторов 13 второй группы элементов коммутации тока подключены соответственно к базам первых 9 тр зисторов первой группы элементов коммутации тока, к первому выводу второго источника тока 14 и через резисторы 15 к первым выводам элементов предотвращения ложной записи, вторые выводы которых подключены к катоду диода 16 элемента смещения уро вня напряжения, анод которого подключен к шине положительного напряжения питания 17. Коллекторы транзисторов 13 второй группы элементов ком мутации тока подключены также .к базам соответствугощих двухэмиттерных транзисторов 18 элементов предотвращения ложной записи, первые и вторые эмиттеры которых подключены соответственно к первым 4 и вторым 5 разряд ным шинам. Коллекторы,эмиттеры и базы первых19 и вторых 20 транзистбров элементов третьей группы коммутации тока подключены соответственно к пер вым 4 и вторым 5 разрядным шинам, к первому выводу третьего источника то ка 21 и к входам 12 разрядной выборки накопителя. Коллекторы транзисторов 18 элементов предотвращения лож ной записи объединены и подключены к первому выводу резистора 22 дополнительного элемента смещения уровня напряжения, второй вывод которого подключен к шине 17мположительного напряжения питания. Эмиттер, коллектор и база транзиЬтора 23 опорного элемента коммутации тока подключены соответственно к первому выводу источника тока дополнительного элемента смещения уровня напряжения, к первому выводу источника тока дополнительного элемента смещения уровня напряжения, к первому выводу резистора 24 элемента ускорения выключения тока и через последовательно включенные первый 25 и второй 26 послед 7 вательно включенные диоды к первому выводу резистора 22 и первому выводу источника тока 27 дополнительного элемента смещения уровня напряжения, в котором анод лервого диода 25 подключен к первому выводу резистора 22, катод к аноду второго диода 26, катод которого подключен к первому выводу источника тока 27. В элементе ускорения выключения тока база и эмиттер первого транзистора 28 подключены соответственно к первому выводу резистора 24 и к базе второго транзистора 29, эмиттер которого подкпючен к базе транзистора 23 опорного элемента коммутации тока, второй вывод резистора 24 и коллекторы первого 28 и второго 29 транзисторов подключены к тине положительного напряжения питания 17. Вторые выводы ис -точников тока подключены к шине 30 отрицательного напряжения питания. Все транзисторы в схеме п-р-п-типа. В накопителях с токовой выборкой, к которым относится данный накопитель,могут применяться ячейки памяти различных типов (в том числе тиристорные, инжекгщонные и т.д. ). На чертеже приведен один из возможных типов ячейки памяти - с нелинейной переключаемой нагрузкой, обеспечивающей более высокое быстродействие по сравнению с другими известными. Данная ячейка 1 содержит первый 31 и второй 32 двухэмиттерные п-р-п-транзисторы, первые эмиттеры которых подключены к словарной шине 3, вторые эмиттеры соответственно к первой 4 и второй 5 разрядным шинам, коллекторы соответственно к первым выводам первбго 33 и второго 34 резисторов., шунтированных соотг ветственно первым 35 и вторым 36 диодами, вторые вьюоды которых подключены к словарной шине 2, база первого транзистора 31 подключена к коллектору второго 32, база второго 32 подключена к коллектору первого 31. Предлагаемый накопитель работает следующим образом. : При смене адреса столбцов в соответствии с сигналами на шинах 12 токи источников тока П и 14 переключаются транзисторами 9, 10 и 13 во вновь выбираемый разряд из ранее выбранного. В последнем за счет выключения тока- из транзистора 13 и уменьшения падения напряжения на резисторе 15 формируется положи- . тельный скачок напряжения на базе транзистора 18. Транзистор 18 в дан ном случае работает как эмиттерный повторитель, повьшая потенциал разрядных шин и перезаряжая их паразит ные емкости. Импульс тока перезаряда, протекая в коллекторе транзисто ра 18, формирует отрицательный импульс напряжения на резисторе 22. Чем больще паразитная емкость и бол ше длительность отрицательного импульса.Этот импульс с учетом смещения напряжения на диодах 25 и 26 поступает -на базу транзистора 23. . Последний образует с транзисторами 1,20 эмиттерно-связанный переключатель тока и при п(3ступлении отрицательного импульса ток источника тока 21 переключается из транзистора 23 в транзисторы 19,20 выбранного разряда. Дополнительный ток переключается в транзисторы 19,20 именно выбранного разряда потому, что в этом разряде на вход 12 поступает сигнал разрядной выборки (I) и на базах этих транзисторов потенциал вьше, чем у идентичных им транзисторов в остальных невыбранных разрядах, потенциал на базах которых соответствует О. Добавочный ток ис точника тока 21 во вновь выбранном разряде на короткое время увеличивает ток считывания, задаваемый в раз рядньге шины источником тока 11 .В предлагаемом накопителе предусмотрена регулировка -длительности периода протекания дополнительного тока, которая обеспечивается цепью управления задним фронтом запускакщего от рицательного импульса на базе транзистора 23. После переключения тока из транзистора 23 в транзисторы 19,2 с определенной задержкой, определяемой постоянной времени коллекторной цепи транзистора 23, повышается напр жение на входе эмиттерного повторителя, образованного транзисторами 28 и 29. Данный эмиттерный повторитель повышает потенциал на базе тран 23 независимо от сигнала, поступающего через диоды 25 и 26. Те самым достигается обратное переключецие дополнительиого тока считывания источника тока 21 н транзистор 23, причем с определенной заданной задержкой. Таким образом, предло378женньй накопитель позволяет за счет импульсного включения тока источника тока повысить ток перезаряда паразитных емкостей разрядных шин в выбранном столбце только в момент переключения при смене адреса столб- . цов. При этом величина тока считывания в статическом состоянии не увеличивается и заданное ограничение на него не нарушается. Сигнал тока, поступающий по разрядным шинам в усилитель записи-считывания (УЗС), появляется при перераспределении тока разрядных шин между выбранной ячейкой и транзисторами УЗС, которые объединены по эмиттерам с помощью разрядных шин с транзисторами ячеек памяти, В образованных эмиттер-: но-связанных переключателях тока транзисторы УЗС играют роль опорных транзисторов с опорным -потенч циалом на базе. В таких ключах с ограниченной величиной тока (тока Считывания ) и большой емкостью в общей эмиттерной точке (паразитной емкости разрядной шины) самым длительньм будет процесс включения тока в опорные транзисторы,Включение тока происходит только после разряда паразитной емкости разрядной шины током считывания и понижении потенциала общей эмиттернбй точки (разрядной псины) настолько, что падение напряжения на переходе база - эмиттер опорного транзистора достигает порогового значения отпирания этого р-п-перехода. При увеличении тока считывания время включения тока в опорный транзистор (т.е, и время выборки) уменьшается До тех пор, пока определяю1ЦИМ для времени задержки включения тока не станет процесс переключения потенциала на базах транзисторов ячеек, связанный с перезарядом емкостей словарных шин. Таким образом, предлагаемый накопитель обладает по сравнению с известными следующим положительным эффектом. В нем в момент переключения тока считывания в разрядные шины выбранного столбца (токовая выборка ) кратковременно на определенный заданный период включается дополнительный ток считывания, ускоряющий перезаряд паразитных емкостей разрядных шин.