УСТРОЙСТВО ЗАЩИТЫ ОТ ПОМЕХ Российский патент 1997 года по МПК H04B15/00 

Изобретение относится к измерительной технике и технике связи и может быть использовано в приборах различного назначения при выделении сигналов из помех.

Цель предлагаемого изобретения уменьшение уровня помехи на выходе устройства при изменении ее уровня в широком динамическом диапазоне.

Поставленная цель достигается тем, что в устройство защиты от помех, содержащее первый и второй блоки сравнения, выходы которых подключены к входам блока временного квантования, тактовый вход которого является входом тактовых импульсов устройства; первый реверсивный счетчик, суммирующий и вычитающий входы которого подключены к первому и второму выходам блока временного квантования; первый и второй цифроаналоговые преобразователи, выход последнего подключен к первым входам первого и второго блоков сравнения; вычитатель, вход уменьшаемого которого является входом устройства, а выход выходом устройства; элемент задержки; счетчик, вход предустановки которого является входом опорного кода устройства, а управляющий вход является входом сигнала "подстройки" устройства; последовательно соединенные сумматор, первый вход которого подключен к первому выходу первого реверсивного счетчика, первый ключ, вход управления которого является входом сброса устройства, и блок оперативной памяти, выход которого подключен к второму входу сумматора; последовательно соединенные формирователь прямоугольных импульсов, вход которого является входом сетевого напряжения, и элемент дифференцирования; последовательно соединенные второй реверсивный счетчик, генератор и делитель частоты, управляющий вход которого подключен к выходу элемента дифференцирования, а кодовый выход соединен с адресным входом блока оперативной памяти; измеритель разности временных интервалов, входы которого подключены к выходам формирователя прямоугольных импульсов и делителя частоты соответственно, выходы к суммирующему и вычитаемому входам второго реверсивного счетчика, тактовый вход этого измерителя соединен с входом тактовых импульсов устройства, введены блок деления и цифроаналоговый преобразователь, входы кодов делимого и делителя которого соединены с выходом блока оперативной памяти и выходом счетчика соответственно, а выход аналогового сигнала соединен с входом вычитаемого вычитателя, второй ключ, вход которого соединен с входом разрешения записи блока оперативной памяти, D-триггер, тактовый вход которого соединен с выходом генератора и входом элемента задержки, D-вход является входом сигнала "Останов" устройства, а выход соединен с управляющим входом второго ключа, третий ключ, выход которого соединен с входом счетчика импульсов счетчика, а вход соединен с выходом формирования прямоугольных импульсов, D-триггер, выход которого соединен с управляющим входом третьего ключа, вход соединен с входом "Подстройки" устройства, тактовый вход соединен с тактовым входом устройства, а К-вход соединен с выходом старшего разряда первого реверсивного счетчика, сигнальный вход первого цифро-аналогового преобразователя соединен с выходом счетчика, выход соединен с вторыми входами блоков сравнения, а вход опорного напряжения соединен с выходом устройства, выход первого реверсивного счетчика соединен с входом второго аналого-цифрового преобразователя.

Введение названных блоков и связей позволило реализовать в предлагаемом устройстве главную подстройку предела преобразования, которая дает возможность независимо от уровня помехи на входе устройства получать стабильное значение коэффициента подавления помехи. Причем за счет замкнутой структуры устройства по сигналу помехи изменение предела преобразования не приводит к уменьшению коэффициента подавления помехи.

На фиг.1 представлена структурная электрическая схема предлагаемого устройства защиты от помех.

Заявляемое устройство защиты от помех (фиг.1) содержит первый и второй блоки сравнения 1 и 2, блок временного квантования 3, оба входа которого подключены к выходам первого и второго блоков сравнения 1 и 2; последовательно соединенные первый реверсивный счетчик 4, суммирующий и вычитающий входы которого подключены к первому и второму выходам блока временного квантования 3, и второй цифроаналоговый преобразователь 5, выход которого подключен к первым входам блоков сравнения 1 и 2; последовательно соединенные сумматор 6, вход которого подключен к первому выходу первого реверсивного счетчика 4, первый ключ 7, управляющий вход которого является входом сброса устройства, блок оперативной памяти 8, выход которого подключен также к второму входу сумматора 6, блок деления 24, вход кода делителя которого соединен с выходом счетчика 22, цифро-аналоговый преобразователь 9 и вычитатель 10, вход уменьшаемого которого является входом устройства, а выход выходом устройства; последовательно соединенные формирователь прямоугольных импульсов 11, измеритель разности временных интервалов 12, второй реверсивный счетчик 13, суммирующий и вычитающий входы которого соединены с соответствующими выходами измерителя разности временных интервалов 12, генератор 14 и делитель частоты 16, кодовый выход которого подключен к адресному входу блока оперативной памяти 8, а сигнальный выход к другому входу измерителя разности временных интервалов 12; элемент дифференцирования 16, вход которого подключен к выходу формирователя прямоугольных импульсов 11, а выход к установочному входу делителя частоты 15; последовательно соединенные элемент задержки 17, вход которого подключен к выходу генератора 14, и второй ключ 18, выход которого подключен к входу управления записью блока оперативной памяти 8; D-триггер 19, D-вход которого является входом "Останова" устройства, тактовый вход соединен с выходом генератора 14, а выход с входом управления второго ключа 18; последовательно соединенные IK-триггер 20, третий ключ 21, вход управления которого подключен к выходу формирователя прямоугольных импульсов 11, счетчик 22 и первый цифро-аналоговый преобразователь 23, выход которого подключен к вторым входам первого и второго блоков сравнения 1 и 2, а вход опорного напряжения к выходу вычитателя 10; К-вход IK-триггера 20 соединен с выходом старшего разряда первого реверсивного счетчика 4, вход тактовых импульсов устройства подключен к тактовому входу блока временного квантования 3, измерителя разности временных интервалов 12 к тактовому входу IK-триггера 20, второй вход преобразователя код напряжение 9 соединен с выходом счетчика 22, вход запуска подстройки устройства соединен с I-входом IK-триггера 20 и входом управления счетчика 22, а вход предустановки счетчика 22 подключен ко входу опорного кода устройства.

Блок деления 24 и цифроаналоговый преобразователь 9 (ЦАП 9) предназначены для получения напряжения компенсации и могут быть реализованы на базе операционного усилителя, в прямую и обратную цепь которого включены управляемые кодом делители, например, микросхемы 572ПА1 или 572ПА2. Код N₈ (с блока оперативной памяти 8) должен поступать на делитель, включенный в прямую цепь усилителя, а код N₂₂ (со счетчика 22) на делитель в обратной цепи, тогда компенсирующее напряжение (выход ЦАП 9) определится формулой

где К₉ коэффициент преобразования;
U_оп опорное напряжение, поступающее на ЦАП 9, равное опорному напряжению второго ЦАП 5.

Блоки сравнения 1 и 2, блок временного квантования 3, первый реверсивный счетчик 4 и второй цифроаналоговый преобразователь (ЦАП) 5 представляют собой аналого-цифровой преобразователь (АЦП) следящего уравновешивания. Код, записанный в реверсивном счетчике 4, и напряжение на выходе второго ЦАП 5 пропорциональны входному напряжению АЦП, поступающему от первого ЦАП 23 (U₂₃). При увеличении U₂₃ на величину, равную одному кванту АЦП, срабатывает блок сравнения 1, и на первом входе блока временного квантования 3 появляется логическая "1". С приходом импульса на тактовый вход устройства на первом выходе блока 3 появляется импульс суммирования и код в реверсивном счетчике 4 увеличивается на 1, соответственно увеличивается на один квант напряжение на выходе ЦАП 5. При этом на выходе блока сравнения 1 установится логический "0". При уменьшении U₂₃ срабатывает блок сравнения 2 и импульсы, поступающие на вычитающий вход счетчика 4 со второго входа блока 3, уменьшают его содержание до момента равенства U₂₃ и напряжения на выходе ЦАП 5.

Формирователь прямоугольных импульсов 11, измеритель разности временных интервалов 12, второй реверсивный счетчик 13, генератор 14, делитель частоты 15 и элемент дифференцирования 16 представляют собой следящий умножитель частоты сетевого напряжения в N₁₅ раз, где N₁₅ коэффициент деления делителя частоты 15.

Формирователь прямоугольных импульсов 11 преобразует синусоидальное напряжение сети в прямоугольное. При переходе через нуль сетевого напряжения от отрицательного значения к положительному по сигналу от формирователя 11 элемент дифференцирования 16 вырабатывает кратковременный импульс, поступающий на вход сброса делителя частоты 15 и устанавливающий делитель 15 в исходное нулевое состояние. Делитель частоты 15 представляет собой счетчик импульсов, поступающих с генератора 14, собранный из счетных триггеров с установкой (сбросом) в ноль. Выходы триггеров делителя частоты 15 служат для формирования адреса ячеек блока памяти 8.

Длительность выходного сигнала делителя 15 и период сетевого напряжения с выхода формирователя 11 сопоставляются измерителем 12, который производит выделение разности длительности этих сигналов, заполнение разности импульсами со входа тактовой частоты устройства и подачу полученной пачки импульсов на вычитание или суммирование в реверсивном счетчике 13 в зависимости от знака разности двух периодов. Код в счетчике 13 изменяется до тех пор, пока частота сигнала на выходе генератора 14 не станет равной N₁₅•f_c, где f_c частота сетевого напряжения (помехи).

Работа устройства основана на вычитании накопленных дискретных значений помехи из исследуемого сигнала, содержащего полезную составляющую, шум и сетевую помеху.

Устройство имеет три режима работы: подстройка предела преобразования АЦП, компенсация помехи с адаптацией по амплитуде помехи и компенсация помехи без адаптации по амплитуде (режим останова адаптации). Режим останова устанавливается при прохождении измеряемого сигнала для исключения его искажения устройством. Адаптация по частоте и фазе помехи выполняется постоянно с помощью умножителя частоты.

При подаче сигнала "Сброс" и отсутствии сигнала "Останов" устройство переводится в исходное состояние: очищается блок памяти 8, на выходе ЦАП 9 устанавливается нуль и выходное напряжение вычитателя 10 повторяет входное напряжение устройства. Очистка блока памяти 8 производится установкой нулей с помощью первого ключа 7 на информационных входах блока 8. С каждой сменой адреса ячеек блока памяти 8 импульс с выхода генератора 14, задержанный элементом задержки 17 на время, равное времени выбора ячеек блока 8, через второй ключ 18 поступает на вход записи блока памяти 8. За период синхронизирующего сигнала будут установлены последовательно адреса всех ячеек блока 8 и в каждой из них будет записан "0".

Во время наличия сигнала "Сброс" помеха полностью будет присутствовать на входе опорного напряжения первого ЦАП 23. Напряжение на выходе ЦАП 23 определяется:
U₂₃ K₂₃•N₂₂•U₁₀, (2)
где К₂₃ коэффициент преобразования ЦАП 23;
N₂₂ код, записанный в счетчике 22;
U₁₀ напряжение на выходе вычитателя 10.

Значение кода N₂₂ устанавливается автоматически таким, чтобы динамический диапазон АЦП был использован наполовину. Выполняется это следующим образом.

При наличии сигнала "Сброс" и подаче сигнала "Подстройка" второй триггер 20 устанавливается в единицу, а счетчик 22 переводится в режим предустановки. По импульсу с выхода формирователя 11 в счетчик 22 записывается код N_o, установленный на информационном входе счетчика 22. Значение кода N_o определяется из формулы:

где U_АН номинальное входное напряжение АЦП;
U_10M максимальное амплитудное значение напряжения помехи для устройства.

Таким образом, при подаче сигнала "Подстройка" устанавливается минимальный коэффициент передачи ЦАП 23, при котором динамический диапазон АЦП полностью используется в случае максимально допустимого уровня помехи на входе устройства.

Код в счетчике 22 будет неизменным и равным N_o до снятия сигнала "Подстройка". При снятии этого сигнала (но наличии сигнала "Сброс") счетчик 22 устанавливается в режим счета импульсов, поступающих с выхода формирователя 11. Увеличение кода N₂₂ происходит на единицу за период помехи до тех пор, пока в старшем разряде выходного кода АЦП (старший разряд первого реверсивного счетчика 4) не появится логическая "1". В этом случае с приходом импульса на тактовый вход устройства триггер 20 установится в логический "0", счет импульсов в счетчике 22 прекратится, а код счетчика 22 останется неизменным до следующей подачи сигнала "Подстройка". Значение кода N₂₂ определяется автоматически однозначно исходя из равенства (2):
N₂₂ U_АН/2•K₂₃•U₁₀. (4)
При снятии сигнала "Сброс" и отсутствии сигнала "Останов" устройство переходит в режим компенсации помехи. Первый ключ 7 при этом подключает выход первого сумматора 6 к входу блока памяти 8.

Коды дискретных значений помехи с выхода АЦП следящего уравновешивания поступают на вход сумматора 6 и далее записываются в блок памяти 8. По истечении с начала снятия сигнала "Сброс" одного периода сетевого напряжения в каждой ячейке блока 8 будут записаны коды дискретных значений помехи на выходе вычитателя в определенные моменты времени Т_p периода помехи:

где P 1,2, N₁₅;
P код в счетчике делителя частоты 15.

Во время второго с начала накопления периода сетевого напряжения сумматором 6 будут суммироваться коды двух одноименных дискретных значений напряжения помехи, оба на время Т_p отстающих от начала периода помехи, а в р-й ячейке записывается сумма кодов дискретных значений помехи за два периода. Такое суммирование (синхронное накопление периодического сигнала помехи) производится непрерывно.

Полученные в результате накопления коды поступают из блока памяти 8 на делитель 24 для воспроизведения компенсирующего напряжения. С каждым новым выполненным периодом накопления помехи компенсирующее напряжение увеличивается, соответственно напряжение помехи на выходе вычитателя уменьшается и уменьшаются коды, поступающие на синхронное накопление с первого реверсивного счетчика 4. Постепенно уровень компенсирующего напряжения станет равен уровню помехи, напряжение на выходе вычитателя будет равно нулю, а на первый вход сумматора 6 будут поступать нулевые коды. При этом коды в блоке памяти 8 не изменяются, и амплитуда дискретных значений компенсирующего напряжения, достигнув амплитуды дискретных значений помехи в р-е интервалы разбиения периода помехи, будет постоянной. При изменении амплитуды помехи (амплитуды ее дискретных значений) к кодам дискрет компенсирующего напряжения будут добавляться коды разности напряжения помехи и компенсирующего напряжения до момента полной компенсации помехи.

Для p-го дискретного отсчета напряжения помехи на выходе вычитателя определяется:
U_вых(p,k) U_n(p,k) U_k(p,k), (6)
где К номер периода помехи;
U_п напряжение помехи;
U_k компенсирующее напряжение на выходе ЦАП 9.

Напряжение на выходе первого ЦАП 23 в момент р-го отсчета согласно формулы (2) будет:
U₂₃(p,k) U_вых(p,k)•N₂₂•K₂₃. (7)
Код на выходе реверсивного счетчика 4:
N_A(p,k) = U₂₃(p,k)/Δ_кв1, (8)
где Δ_кв1 cтупень квантования второго ЦАП 5.

В синхронном накопителе (блоки 6 и 8) производится суммирование кодов по каждому р-му дискретному отсчету с момента снятия сигнала "Сброс":

Соответственно компенсирующее напряжение будет:

Подставив формулы (7) (10) в формулу (6), получим, учитывая, что Δ_кв1= U_оп/N_Amax, тогда

Из выражения (11) видно, что компенсирующее напряжение не зависит от значения кода N₂₂, а постоянная времени накопления помехи
τ = N_Amax•K₉•K₂₃ (12)
является функцией трех величин и будет неизменной при их постоянстве.

При появлении полезного сигнала необходимо прекратить в устройстве подстройку по амплитуде помехи (наполнение остатка нескомпенсированной помехи) для предотвращения искажения полезного сигнала. При подаче сигнала "Останов" по переднему фронту импульса с генератора 14 триггер 19 закрывает ключ 18 и импульсы записи не поступают в блок памяти 8, он работает только на чтение. После окончания прохождения полезного сигнала сигнал "Останов" снимается, по переднему фронту импульса с генератора 14 триггер 19 переключается в исходное состояние и этот же импульс с генератора 14 пройдет на запись в блоке памяти 8. Подстройка компенсирующего напряжения по амплитуде будет продолжена.

Сигналы "Сброс" и "Подстройка" подают в начале работы с устройством, а в дальнейшем при изменениях подают только сигнал "Останов" во время прохождения измеряемого сигнала. Если во время измерений уровень помехи значительно изменился, то следует выполнить заново подстройку предела преобразования, для этого необходимо подать сигнал "Сброс" через время не менее двух периодов помехи, подать и снять сигнал "Подстройка" длительностью не менее периода помехи и после установки триггера 20 в "0" снять сигнал "Сброс".

В приведенном устройстве выполняется автоматическая регулировка коэффициента передачи напряжения помехи, поступающего на вход АЦП, для уменьшения и стабилизации значения относительной погрешности квантования при преобразовании в код и обратно напряжения помехи. В прототипе же регулировка коэффициента преобразования помехи в код используется для изменения постоянной времени накопления помехи (с помощью других блоков и связей) с целью уменьшения динамической погрешности устройства. При этом статическая погрешность прототипа из-за погрешности квантования может быть весьма существенной и превысит положительный эффект от системы уменьшения динамической погрешности, особенно при малом уровне помехи на входе устройства, что отмечалось ранее.

Вследствие этого можно перечислить области применения предлагаемого устройства и прототипа:
предлагаемое устройство предназначено для подавления помех, уровень которых изменяется в широком динамическом диапазоне, при небольшой нестабильности амплитуды помехи и наличии во входном напряжении большого уровня шума и посторонних помех с частотами, близкими к частоте подавляемой промышленной помехи;
прототип предназначен для подавления помехи с большой нестабильностью в виде резких, но не частых (по сравнению с длительностью полезного сигнала), изменений амплитуды помехи при отсутствии во входном напряжении большого уровня шума и посторонних помех с частотами, близкими к частоте подавляемой промышленной помехи.

Учитывая, что эффективность системы уменьшения динамической погрешности прототипа падает с уменьшением уровня помехи и увеличением уровня шума, область применения прототипа значительно уже области применения предлагаемого устройства. Наилучшим выходом было бы соединение достоинств обоих устройств, однако это нецелесообразно, так как из-за использования динамического диапазона АЦП не менее чем на 1/2 постоянную времени накопления помехи невозможно увеличить более чем 2 раза. Такое увеличение не является радикальным, а с другой стороны, приведет к расширению полосы пропускания синхронного накопителя, что во многих случаях нежелательно.

Таким образом, по сравнению с прототипом заявляемое устройство позволяет дополнительно снизить уровень помех на выходе устройства на 10 дВ в диапазоне промышленных частот за счет реализации в предлагаемом устройстве плавной подстройки предела преобразования.

(57) Использование: техника связи, приборы различного назначения. Сущность изобретения: работа устройства защиты от помех основана на вычитании накопленных дискретных значений помехи из входного сигнала. Для уменьшения влияния уровня помехи на коэффициент ее подавления в устройстве обеспечивается автоматическая плавная регулировка коэффициента передачи помехи с последующим синхронным ослаблением компенсирующего напряжения. 1 ил.

Устройство защиты от помех, содержащее первый цифроаналоговый преобразователь, вычитатель, вход уменьшаемого которого является входом устройства, а выход является выходом устройства, первый элемент задержки, счетчик, вход предустановки которого является входом опорного кода устройства, а управляющий вход является входом сигнала "Подстройка" устройства, первый и второй блоки сравнения, блок временного квантования, тактовый вход которого является тактовым входом устройства, а первый и второй сигнальные входы соединены с выходами первого и второго блока оперативной памяти, D-триггер, тактовый вход которого соединен с выходом генератора и входом первого элемента задержки, D-вход является входом сигнала "Останов" устройства, а выход соединен с управляющим входом второго ключа, третий ключ, выход которого соединен с входом счетных импульсов счетчика, а вход соединен с выходом формирователя прямоугольных импульсов, JK-триггер, выход которого соединен с управляющим входом третьего ключа, J-вход соединен с входом подстройки устройства, тактовый вход соединен с тактовым входом устройства, а K-вход соединен с выходом старшего разряда первого реверсивного счетчика, сигнальный вход первого цифроаналогового преобразователя соединен с выходом счетчика, выход соединен с вторыми входами блоков сравнения, а вход опорного напряжения соединен с выходом устройства, выход реверсивного счетчика соединен с входом второго аналого-цифрового преобразователя.