МНОГОФУНКЦИОНАЛЬНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ НА КМДП ТРАНЗИСТОРАХ Российский патент 2006 года по МПК H03K19/01 H03K19/94 

Изобретение относится к области вычислительной техники и может быть использовано в КМДП интегральных схемах для реализации логических устройств.

Известен многофункциональный тактируемый логический элемент (патент США №4851714, Н 03 К 19/20, НКИ 307/448 от 25.07.1989). В нем используются предзарядовые транзисторы p-типа в качестве нагрузок, последовательно-параллельные ключевые цепи на транзисторах n-типа, а также выходные инверторы. Недостатком элемента является ограниченное быстродействие, что связано с перезарядом через одни и те же ключевые цепи нескольких узловых емкостей, обусловленных предзарядовыми транзисторами p-типа и выходными инверторами.

Наиболее близким техническим решением к предлагаемому является многофункциональный логический элемент типа "домино" на КМДП транзисторах (патент США №5208489, FIG.14, Н 03 К 19/094, НКИ 307/451 от 04.05.1993). Это устройство, принятое за прототип, содержит тактируемые элементы И-НЕ, выходы которых подключены к соответствующим входам выходных логических элементов И-НЕ и ИЛИ-НЕ. Каждый тактируемый элемент И-НЕ содержит предзарядовый транзистор p-типа, тактовый транзистор n-типа и логическую часть в виде ключевой цепи, выполненной на последовательно соединенных транзисторах n-типа.

Недостаток этого устройства - ограниченные функциональные возможности в силу того, что число логических функций, реализуемых на выходах устройства, соответствует числу выходных логических элементов, которое в конкретном случае (фиг.14) равно двум.

Технической задачей, решаемой в изобретении, является расширение функциональных возможностей устройства. Поставленная цель достигается тем, что многофункциональный логический элемент на КМДП транзисторах, содержащий три элемента И-НЕ, логический элемент первого типа, логический элемент второго типа и тактовый транзистор n-типа, каждый из элементов И-НЕ содержит предзарядовый транзистор p-типа, включенный между шиной питания и выходом данного элемента, и ключевую цепь, состоящую из последовательно соединенных транзисторов n-типа, затворы которых подключены к входам соответствующего элемента И-НЕ, первый вывод ключевой цели подключен к выходу данного элемента И-НЕ, второй вывод ключевой цепи первого элемента И-НЕ через тактовый транзистор n-типа соединен с нулевой шиной, затвор тактового транзистора n-типа соединен с затворами предзарядовых транзисторов p-типа и подключен к тактовой шине, логический элемент первого типа содержит два транзистора n-типа, первый и второй транзисторы p-типа, которые включены параллельно между шиной питания и первым выходом устройства и затворы которых подключены к выходам соответственно первого и второго элементов И-НЕ, логический элемент второго типа содержит первый и второй транзисторы n-типа, первый и второй транзисторы p-типа, которые включены последовательно между шиной питания и вторым выходом устройства и затворы которых подключены к выходам соответственно первого и третьего элементов И-НЕ, причем первый транзистор n-типа логического элемента второго типа включен между вторым выводом устройства и нулевой шиной, содержит тактовый транзистор p-типа, который включен между шиной питания и вторым выводом ключевой цепи первого элемента И-НЕ и затвор которого соединен с тактовой шиной, логический элемент первого типа содержит третий транзистор p-типа, который включен между первым и третьим выходами устройства и затвор которого подключен к выходу третьего элемента И-НЕ, а логический элемент второго типа содержит третий транзистор p-типа, который включен между вторым и четвертым выходами устройства и затвор которого подключен к выходу второго элемента И-НЕ, и третий транзистор n-типа, который включен между четвертым выходом устройства и нулевой шиной, первый и второй транзисторы n-типа логического элемента первого типа включены между нулевой шиной и соответственно первым и третьим выходами устройства, второй транзистор n-типа логического элемента второго типа включен между нулевой шиной и пятым выходом устройства, которым является точка последовательного соединения первого и второго транзисторов p-типа логического элемента второго типа, причем вторые выводы ключевых цепей всех элементов И-НЕ объединены и соединены с затворами всех транзисторов n-типа логических элементов первого и второго типов.

Существенными отличительными признаками в указанной совокупности признаков является наличие тактового транзистора p-типа, введение в логические элементы двух типов дополнительных транзисторов p- и n-типов, которые в совокупности с новыми связями формируют дополнительные узлы, связанные с выходами устройства, на которых реализуются дополнительные логические функции.

Наличие в предлагаемом устройстве перечисленных выше существенных признаков обеспечивает решение поставленной технической задачи - расширения функциональных возможностей устройства. Известное устройство при подаче на входы первого, второго и третьего элементов И-НЕ соответственно входных переменных А и В, С и D, Е и F формирует на выходах две логические функции - F1=(AB+CD) и F2=(CDEF) и требует для реализации 20 МДП транзисторов, поскольку каждый двухвходовой логический КМДП элемент типа И-НЕ и ИЛИ-НЕ содержит два транзистора p-типа и два транзистора n-типа (К.А.Валиев, А.Н.Кармазинский, М.А.Королев. Цифровые интегральные схемы на МДП транзисторах, - М.: Сов. радио, 1971, с.272). Наличие тактового транзистора p-типа, включенного совместно с тактовым транзистором n-типа по схеме инвертора, обеспечивает формирование внутреннего противофазного сигнала, необходимого для функционирования транзисторов n-типа логических элементов в новом режиме, когда затворы этих транзисторов разделены от затворов транзисторов p-типа. Введение в известные логические элементы новых транзисторов p-типа ведет к формированию дополнительных выходов устройства с новыми логическими функциями, а новые связи транзисторов n-типа логических элементов обеспечивают установку всех выходов устройства в исходное нулевое состояние. Причем благодаря тому, что сигнал управления затворами транзисторов n-типа формируется в узле, расположенном ближе к нулевой шине, чем выходы элементов И-НЕ, соединенные с затворами транзисторов p-типа, первые закрываются раньше, чем обеспечивается простота реализации логических функций. В результате помимо функций F1=(AB+CD) и F2=(CDEF), реализуемых на первом и втором выходах устройства, как и в известном, на третьем выходе реализуется логическая функция F3=(AB+CD)×(EF), на четвертом выходе - функция F4=(AB)(CD)(EF) и на пятом выходе - функция F5=(AB). В результате заявленное устройство реализует пять логических функций вместо двух и требует для реализации 22 МДП транзистора, чем достигается расширение функциональных возможностей при уменьшении числа транзисторов на одну логическую функцию.

На чертеже приведена принципиальная схема заявляемого многофункционального логического элемента на примере двухвходовых элементов И-НЕ.

Многофункциональный логический элемент на КМДП транзисторах содержит первый 1, второй 2 и третий 3 элементы И-НЕ, логический элемент 4 первого типа, логический элемент 5 второго типа, тактовые транзисторы 6 p-типа и 7 n-типа.

Каждый элемент И-НЕ 1-3 содержит предзарядовый транзистор 8 p-типа и ключевую цепь, выполненную на последовательно соединенных транзисторах n-типа. Предзарядовый транзистор 8 p-типа включен между одним из выходов 10, 11, 12 соответственно первого 1, второго 2 и третьего 3 элементов И-НЕ и шиной питания 9. К выходу соответствующего элемента И-НЕ подключен также первый вывод ключевой цепи того же элемента И-НЕ, а вторые выводы ключевых цепей всех элементов И-НЕ объединены и через тактовый транзистор 7 n-типа соединены с нулевой шиной 13. Затворы тактовых транзисторов 6 и 7 и предзарядовых транзисторов 8 p-типа подключены к тактовой шине 14. Затворы транзисторов n-типа ключевых цепей подключены к входам 15-17 соответственно первого 1, второго 2 и третьего 3 элементов И-НЕ.

Логический элемент 4 первого типа содержит первый 18, второй 19 и третий 20 транзисторы p-типа, причем первый 18 и второй 19 включены параллельно между шиной питания 9 и первым выходом 21 устройства. Логический элемент 5 второго типа содержит первый 22, второй 23 и третий 24 транзисторы p-типа, причем первый 22 и второй 23 соединены последовательно и включены между шиной питания 9 и вторым выходом 25 устройства. В логическом элементе 4 первого типа третий транзистор 20 p-типа включен между первым 21 и третьим 26 выходами устройства, а первый 27 и второй 28 транзисторы n-типа включены между нулевой шиной 13 и соответственно первым 21 и третьим 26 выходами устройства. В логическом элементе 5 второго типа третий транзистор 24 p-типа включен между вторым 25 и четвертым 29 выходами устройства, первый 30 транзистор n-типа включен между вторым выходом 25 устройства и нулевой шиной 13, второй 31 транзистор n-типа включен нулевой шиной 13 и пятым 32 выходом устройства, которым является точка последовательного соединения первого 22 и второго 23 транзисторов p-типа того же логического элемента 5. Третий 33 транзистор n-типа логического элемента 5 второго типа включен нулевой шиной 13 и четвертым 29 выходом устройства.

Затворы первых транзисторов 18 и 22 p-типа соответственно логических элементов 4 и 5 первого и второго типов подключены к выходу 10 первого 1 элемента И-НЕ. Затворы второго транзистора 19 p-типа логического элемента 4 первого типа и третьего транзистора 24 p-типа логического элемента 5 второго типа подключены к выходу 11 второго 2 элемента И-НЕ. Затворы третьего транзистора 20 p-типа логического элемента 4 первого типа и второго транзистора 23 p-типа логического элемента 5 второго типа подключены к выходу 12 третьего 3 элемента И-НЕ. Затворы всех транзисторов n-типа логических элементов 4 и 5 объединены и подключены к объединенным вторым выводам ключевых цепей элементов 1-3 И-НЕ.

Устройство работает следующим образом. В исходном состоянии на первом полутакте, при нулевом сигнале на тактовой шине 14 тактовый транзистор 7 n-типа закрыт, а тактовый транзистор 6 p-типа и предзарядовые транзисторы 8 p-типа открыты. От шины питания 9 через предзарядовые транзисторы 8 p-типа происходит процесс предзаряда до уровня логической 1, равного напряжению питания, узловых емкостей, связанных с выходами 10-12 элементов И-НЕ, а через тактовый транзистор 6 p-типа - узловых емкостей, связанных с затворами транзисторов n-типа логических элементов 4 и 5. В результате транзисторы 18-20, 22-24 p-типа логических элементов 4 и 5 оказываются закрытыми, а транзисторы 27-28, 30-31 и 33 n-типа - открытыми. Поэтому на всех выходах 21, 25-26, 29 и 32 устройства устанавливаются сигналы логического 0. На первом полутакте на входах 15-17 элементов И-НЕ устанавливаются сигналы, соответствующие входным переменным.

На втором полутакте после подачи положительного сигнала на тактовую шину 14 тактовый транзистор 7 n-типа открывается, а тактовый транзистор 6 p-типа и предзарядовые транзисторы 8 p-типа закрываются. Тактовый транзистор 7 n-типа с большой шириной канала обеспечивает быстрый разряд емкостной нагрузки, связанной с затворами транзисторов 27-28, 30-31 и 33 n-типа логических элементов 4 и 5, которые закрываются и подготавливают выходы устройства к формированию выходных сигналов. Если сигналы, подаваемые на вход элемента И-НЕ, соответствуют логической 1, ключевая цепь оказывается в проводящем состоянии и узловая емкость выхода данного элемента И-НЕ разряжается до нулевого уровня через указанную ключевую цепь и тактовый транзистор 7 n-типа. При этом транзисторы p-типа логических элементов 4 и 5, затворы которых подключены к выходу данного элемента И-НЕ, открываются и создают условия для формирования на соответствующем выходе устройства сигнала логической 1. Если сигнал логической 1 на выходе элемента И-НЕ не изменяется, соответствующие транзисторы p-типа логических элементов 4 и 5 остаются в закрытом состоянии.

В случае двухвходовых элементов И-НЕ на входы 15 первого элемента 1 подаются сигналы переменных А и В, на входы 16 второго 2 элемента - сигналы переменных С и D, на входы 17 третьего 3 элемента - сигналы переменных Е и F. Например, если на выходах 10 и 12 соответственно первого 1 (АВ=1) и третьего 3 (EF=1) элементов И-НЕ формируются сигналы логического 0, а на выходе 11 второго 2 (CD=0) сохраняется сигнал логической 1, первый 18 и третий 20 транзисторы p-типа логического элемента 4 первого типа, а также первый 22 и второй 23 транзисторы p-типа логического элемента 5 второго типа открываются и на первом 21, втором 25, третьем 26 и пятом 32 выходах устройства формируются сигналы логической 1, а на четвертом 29 выходе устройства сохраняется состояние логического 0. Когда выходам 11 и 12 второго 2 и третьего 3 элемента И-НЕ соответствуют сигналы логического 0 (CD=EF=1), а выходу 10 первого элемента И-НЕ соответствует сигнал логической 1 (АВ=0), открытыми являются второй 19 и третий 20 транзисторы p-типа логического элемента 4 первого типа. На первом 21 и третьем 26 выходах устройства при этом формируются сигналы логической 1. Поскольку первый 22 транзистор p-типа логического элемента 5 второго типа закрыт, то при открытых транзисторах 23 и 24 p-типа того же элемента на втором 25, четвертом 29 и пятом 32 выходах устройства сохраняются состояния логического 0.

Таким образом данное устройство реализует 5 логических функций от 6 переменных, в том числе функции 2И-ИЛИ (AB+CD), функции 2 ИЛИ-И (AB+CD)(EF), функции 4И (CDEF), функции 6И (ABCDEF) и функции 2И (АВ).

Поскольку все элементы И-НЕ идентичны, возможны эквивалентные подключения затворов транзисторов p-типа логических элементов 4 и 5 к выходам элементов И-НЕ. При этом может быть реализован другой набор 5 логических функций на тех же выходах устройства. Элементы И-НЕ могут содержать более двух входов, а также могут содержать не одну, а несколько ключевых цепей, включенных параллельно, что позволяет реализовывать многофункциональные логические устройства от большего числа входных переменных.

Изобретение относится к вычислительной технике. Технический результат заключается в расширении функциональных возможностей. Устройство содержит элементы И-НЕ (1-3) с выходами (10-12), логические элементы первого типа (4) второго типа (5), тактовые транзисторы (Т) (6, 7), предзарядовый Т (8), шину питания (9), нулевую шину (13), тактовую шину (14), входы (15-17) сигналов переменных, выходы (21, 25, 26, 29, 32) устройства, а также Т (18-20, 22-24) p-типа и Т (27, 28, 30, 31, 33) n-типа. В результате устройство реализует пять логических функций от шести переменных, в том числе 2И-ИЛИ, 2ИЛИ-И, 2И, 4И, 6И. При подключении затворов Т p-типа логических элементов (4, 5) к выходам элементов И-НЕ (1-3) может быть реализован другой набор пяти логических функций на тех же выходах устройства. Элементы И-НЕ (1-3) могут содержать более двух входов и несколько ключевых цепей, включенных параллельно, что позволит реализовать многофункциональные логические устройства от большего числа входных переменных сигналов. 1 ил.

Многофункциональный логический элемент на КМДП транзисторах, содержащий три элемента И-НЕ, логический элемент первого типа, логический элемент второго типа и тактовый транзистор n-типа, каждый из элементов И-НЕ содержит предзарядовый транзистор p-типа, включенный между шинами питания и выходом данного элемента, и ключевую цепь, состоящую из последовательно соединенных транзисторов n-типа, затворы которых подключены к входам соответствующего элемента И-НЕ, первый вывод ключевой цепи подключен к выходу данного элемента И-НЕ, второй вывод ключевой цепи первого элемента И-НЕ через тактовый транзистор n-типа соединен с нулевой шиной, затвор тактового транзистора n-типа соединен с затворами предзарядовых транзисторов p-типа и подключен к тактовой шине, логический элемент первого типа содержит два транзистора n-типа, первый и второй транзисторы p-типа, которые включены параллельно между шиной питания и первым выходом устройства и затворы которых подключены к выходам соответственно первого и второго элементов И-НЕ, логический элемент второго типа содержит первый и второй транзисторы n-типа, первый и второй транзисторы p-типа, которые включены последовательно между шиной питания и вторым выходом устройства и затворы которых подключены к выходам соответственно первого и третьего элементов И-НЕ, причем первый транзистор n-типа логического элемента второго типа включен между вторым выводом устройства и нулевой шиной, отличающийся тем, что устройство содержит тактовый транзистор p-типа, который включен между шиной питания и вторым выводом ключевой цепи первого элемента И-НЕ и затвор которого соединен с тактовой шиной, логический элемент первого типа содержит третий транзистор p-типа, который включен между первым и третьим выходами устройства и затвор которого подключен к выходу третьего элемента И-НЕ, а логический элемент второго типа содержит третий транзистор p-типа, который включен между вторым и четвертым выходами устройства и затвор которого подключен к выходу второго элемента И-НЕ, и третий транзистор n-типа, который включен между четвертым выходом устройства и нулевой шиной, первый и второй транзисторы n-типа логического элемента первого типа включены между нулевой шиной и соответственно первым и третьим выходами устройства, второй транзистор n-типа логического элемента второго типа включен между нулевой шиной и пятым выходом устройства, которым является точка последовательного соединения первого и второго транзисторов p-типа логического элемента второго типа, причем вторые выводы ключевых цепей всех элементов И-НЕ объединены и соединены с затворами всех транзисторов n-типа логических элементов первого и второго типов.