УСТРОЙСТВО ПАРАЛЛЕЛЬНОГО ЛОГИЧЕСКОГО СУММИРОВАНИЯ АНАЛОГОВЫХ СИГНАЛОВ СЛАГАЕМЫХ, ЭКВИВАЛЕНТНЫХ ДВОИЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ Российский патент 2009 года по МПК G06F7/50 

Текст описания приведен в факсимильном виде.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций, в частности процессов суммирования и вычитания, в позиционно-знаковых кодах. Техническим результатом является повышение быстродействия. Каждый разряд сумматора содержит четыре элемента ИЛИ, два элемента И, три элемента НЕ и выполнен в виде двух каналов - канала формирования положительной суммы и канала формирования условно отрицательной суммы. 5 ил.

Устройство параллельного логического суммирования аналоговых сигналов, эквивалентных двоичной системе счисления, условно «i» разряд которого включает логическую функцию f3(})-ИЛИ, две функциональные входные связи которой являются входными связями приема аргументов слагаемых n_i и m_i, а функциональная выходная связь для формирования аргумента первой промежуточной суммы S¹ _i является выходной функциональной связью условно «i» разряда и первой функциональной входной связью логической функции f2(&)-И, в которой вторая функциональная входная связь является выходной функциональной связью логической функции f3-HE, отличающееся тем, что условно «i» разряд параллельного сумматора выполнен в виде двух каналов формирования положительной +S_i и условно отрицательной -S_i суммы, при этом в условно отрицательный канал введены логические функции f4(})-ИЛИ f1-HE и f2-HE, а в положительный канал введены логические функции f1(})-ИЛИ, f2(})-ИЛИ, f1-HE, f2-HE и f1-И, при этом функциональные связи логических функций в структуре сумматора выполнены в соответствии с математической моделью вида

где
- логическая функция f(&)-И; логическая функция f1(})-ИЛИ; - логическая функция f-HE изменения активности уровня аналоговых сигналов входного аргумента.