СПОСОБ ПАРАЛЛЕЛЬНОГО ЛОГИЧЕСКОГО СУММИРОВАНИЯ АНАЛОГОВЫХ СИГНАЛОВ СЛАГАЕМЫХ, ЭКВИВАЛЕНТНЫХ ДВОИЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ, И УСТРОЙСТВО ДЛЯ ЕГО РЕАЛИЗАЦИИ Российский патент 2009 года по МПК G06F7/50 

Описание патента на изобретение RU2375742C2

Текст описания приведен в факсимильном виде.

Похожие патенты RU2375742C2

название год авторы номер документа
СПОСОБ ПАРАЛЛЕЛЬНОГО ЛОГИЧЕСКОГО СУММИРОВАНИЯ АНАЛОГОВЫХ СИГНАЛОВ СЛАГАЕМЫХ, ЭКВИВАЛЕНТНЫХ ДВОИЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ, И УСТРОЙСТВО ДЛЯ ЕГО РЕАЛИЗАЦИИ 2006
  • Петренко Лев Петрович
RU2362205C2
СПОСОБ ПАРАЛЛЕЛЬНОГО ЛОГИЧЕСКОГО СУММИРОВАНИЯ ПОСЛЕДОВАТЕЛЬНОСТЕЙ АНАЛОГОВЫХ СИГНАЛОВ СЛАГАЕМЫХ ЭКВИВАЛЕНТНЫХ ДВОИЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ 2006
  • Петренко Лев Петрович
RU2378683C2
ФУНКЦИОНАЛЬНАЯ СТРУКТУРА УСЛОВНО "i" РАЗРЯДА ПАРАЛЛЕЛЬНОГО СУММАТОРА ТРОИЧНОЙ СИСТЕМЫ СЧИСЛЕНИЯ f(+1,0,-1) В ЕЕ ПОЗИЦИОННО-ЗНАКОВОМ ФОРМАТЕ f(+/-) 2008
  • Петренко Лев Петрович
RU2380741C1
УСТРОЙСТВО ПАРАЛЛЕЛЬНОГО ЛОГИЧЕСКОГО СУММИРОВАНИЯ АНАЛОГОВЫХ СИГНАЛОВ СЛАГАЕМЫХ, ЭКВИВАЛЕНТНЫХ ДВОИЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ 2006
  • Петренко Лев Петрович
RU2363978C2
СПОСОБ ПРЕОБРАЗОВАНИЯ [m]f(+/-)→Uf([m]) МИНИМИЗИРОВАННОЙ СТРУКТУРЫ ПОЗИЦИОННО-ЗНАКОВЫХ АРГУМЕНТОВ [m]f(+/-) ТРОИЧНОЙ СИСТЕМЫ СЧИСЛЕНИЯ f(+1,0,-1) В АРГУМЕНТ АНАЛОГОВОГО НАПРЯЖЕНИЯ Uf([m]) (ВАРИАНТ РУССКОЙ ЛОГИКИ) 2012
  • Петренко Лев Петрович
RU2501160C1
ФУНКЦИОНАЛЬНАЯ ВХОДНАЯ СТРУКТУРА СУММАТОРА С ИЗБИРАТЕЛЬНЫМ ЛОГИЧЕСКИМ ДИФФЕРЕНЦИРОВАНИЕМ d*/dn ПЕРВОЙ ПРОМЕЖУТОЧНОЙ СУММЫ ±[S ] МИНИМИЗИРОВАННЫХ СТРУКТУР АРГУМЕНТОВ СЛАГАЕМЫХ ±[n]f(+/-) и ±[m]f(+/-) (ВАРИАНТЫ) 2009
  • Петренко Лев Петрович
RU2424548C1
ВХОДНАЯ СТРУКТУРА ПАРАЛЛЕЛЬНОГО СУММАТОРА В ПОЗИЦИОННО-ЗНАКОВЫХ КОДАХ f(+/-) (ВАРИАНТЫ) 2007
  • Петренко Лев Петрович
RU2378682C2
ФУНКЦИОНАЛЬНАЯ СТРУКТУРА СУММАТОРА f(Σ) УСЛОВНО "i" РАЗРЯДА ЛОГИКО-ДИНАМИЧЕСКОГО ПРОЦЕССА СУММИРОВАНИЯ ПОЗИЦИОННЫХ АРГУМЕНТОВ СЛАГАЕМЫХ [n]f(2) и [m]f(2) С ПРИМЕНЕНИЕМ АРИФМЕТИЧЕСКИХ АКСИОМ ТРОИЧНОЙ СИСТЕМЫ СЧИСЛЕНИЯ f(+1,0,-1) (ВАРИАНТЫ РУССКОЙ ЛОГИКИ) 2010
  • Петренко Лев Петрович
RU2429522C1
ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ПАРАЛЛЕЛЬНОГО ПОЗИЦИОННО-ЗНАКОВОГО СУММАТОРА АРГУМЕНТОВ СЛАГАЕМЫХ ДВУХ ФОРМАТОВ ДВОИЧНОЙ СИСТЕМЫ СЧИСЛЕНИЯ f(2) И ПОЗИЦИОННО-ЗНАКОВОЙ СИСТЕМЫ СЧИСЛЕНИЯ f(+/-) (ВАРИАНТЫ) 2008
  • Петренко Лев Петрович
RU2390050C2
СПОСОБ ФОРМИРОВАНИЯ ЛОГИКО-ДИНАМИЧЕСКОГО ПРОЦЕССА ПРЕОБРАЗОВАНИЯ УСЛОВНО МИНИМИЗИРОВАННЫХ СТРУКТУР АРГУМЕНТОВ АНАЛОГОВЫХ СИГНАЛОВ СЛАГАЕМЫХ [n]f(+/-) И [m]f(+/-) В ФУНКЦИОНАЛЬНОЙ СТРУКТУРЕ СУММАТОРА f(Σ) БЕЗ СКВОЗНОГО ПЕРЕНОСА f(←←) И ТЕХНОЛОГИЧЕСКИМ ЦИКЛОМ ∆t → 5∙f(&)-И ПЯТЬ УСЛОВНЫХ ЛОГИЧЕСКИХ ФУНКЦИЙ f(&)-И, РЕАЛИЗОВАННЫЙ С ПРИМЕНЕНИЕМ ПРОЦЕДУРЫ ОДНОВРЕМЕННОГО ПРЕОБРАЗОВАНИЯ АРГУМЕНТОВ СЛАГАЕМЫХ ПОСРЕДСТВОМ АРИФМЕТИЧЕСКИХ АКСИОМ ТРОИЧНОЙ СИСТЕМЫ СЧИСЛЕНИЯ f(+1,0,-1) И ФУНКЦИОНАЛЬНЫЕ СТРУКТУРЫ ДЛЯ ЕГО РЕАЛИЗАЦИИ (ВАРИАНТ РУССКОЙ ЛОГИКИ) 2013
  • Петренко Лев Петрович
RU2523876C1

Иллюстрации к изобретению RU 2 375 742 C2

Реферат патента 2009 года СПОСОБ ПАРАЛЛЕЛЬНОГО ЛОГИЧЕСКОГО СУММИРОВАНИЯ АНАЛОГОВЫХ СИГНАЛОВ СЛАГАЕМЫХ, ЭКВИВАЛЕНТНЫХ ДВОИЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ, И УСТРОЙСТВО ДЛЯ ЕГО РЕАЛИЗАЦИИ

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических операций, в частности процессов суммирования и вычитания. Техническим результатом является повышение быстродействия суммирования. Каждый разряд устройства параллельного логического суммирования аргументов аналоговых сигналов слагаемых эквивалентных позиционно-знаковой системе счисления f(+/-), выполнен в виде двух эквивалентных каналов формирования аналоговых сигналов положительной и условно отрицательной суммы +Si и -Si, каждый из которых включает два элемента И, элемент ИЛИ, элемент ИЛИ-НЕ, элемент НЕ.2 н.п. ф-лы, 6 ил.

Формула изобретения RU 2 375 742 C2

1. Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных позиционно-знаковой системе счисления f(+/-), включающий выполнение в условно «i» разряде преобразований аналоговых сигналов слагаемых ni и mi, с условно высоким или активным уровнем сигнала либо условно низким уровнем сигнала или неактивным, при этом из входных аналоговых сигналов ni и mi логически формируют аналоговый сигнал первой промежуточной суммы S1i и аналоговый сигнал второй промежуточной суммы S2i посредством функций f1(})-ИЛИ и f1(&)-И, при этом формируют положительный выходной аналоговый сигнал суммы +Si, отличающийся тем, что в условно «i» разряде одновременно формируют как положительный +Si, так и условно отрицательный выходной аналоговый сигнал -Si посредством эквивалентных логических преобразований входных позиционно-знаковых аналоговых сигналов ±ni и ±mi, при этом в «i» разряде первой промежуточной суммы S1i аналоговый сигнал логически формируют с измененным уровнем аналогового сигнала S 1i, посредством функций f1(}&)-ИЛИ-НЕ из входных позиционно-знаковых аналоговых сигналов ±ni и ±mi и аналогового сигнала второй промежуточной суммы S2i-1 «i-1» разряда, который затем логически объединяют посредством функции f1(})-ИЛИ с аналоговым сигналом второй промежуточной суммы S2i «i» разряда, а логически сформированный выходной аналоговый сигнал +S 3i с измененным по уровню посредством функции f1(&)-HE и аналогичный сигнал -S 3i, но другого знака, логически преобразуют посредством функции f2(&)-И в выходной аналоговый сигнал +Si или -Si, при этом логико-динамический процесс реализуют в соответствии с математической моделью

где -
логическая функция f1(&)-И преобразования системы аналоговых сигналов;
-
логическая функция f1(})-ИЛИ объединения аналоговых сигналов;
-
логическая функция f1(}&)-ИЛИ-НЕ объединения аналоговых сигналов с изменением по уровню выходного аналогового сигнала;
«=& 1=» - логическая функция f1(&)-HE или функция изменения уровня аналогового сигнала аргумента.

2. Устройство параллельного логического суммирования аргументов аналоговых сигналов слагаемых, эквивалентных позиционно-знаковой системе счисления f(+/-), условно «i», разряд которого включает логические функции f1(})-ИЛИ и f1(&)-И, две функциональные входные связи которой являются входными связями приема аналоговых сигналов слагаемых ni и mi, а также включает логические функции f2(&)-И и f1(&)-HE, в которой функциональная выходная связь является одной из функциональной входной связью логической функции f2(&)-И, при этом включает формирование результирующего сигнала аргументы суммы +Si, отличающееся тем, что условно «i» разряд параллельного сумматора выполнен в виде двух эквивалентных каналов формирования аналоговых сигналов положительной и условно отрицательной суммы +Si и -Si, и в каждый канал введена дополнительная логическая функция f1(}&)-ИЛИ-НЕ, при этом функциональные связи логических функций в структуре сумматора выполнены в соответствии с математической моделью вида

Документы, цитированные в отчете о поиске Патент 2009 года RU2375742C2

УЭЙКЕРЛИ Дж
Проектирование цифровых устройств
- М.: Постмаркет, 2002, т.1, с.508
СУММИРУЮЩЕЕ УСТРОЙСТВО 1993
  • Виневская Л.И.
  • Станишевский О.Б.
  • Ерохин А.В.
  • Рыжих О.А.
RU2069009C1
Устройство для сложения в двоичной избыточной системе счисления 1981
  • Телековец Валерий Алексеевич
SU997032A1
Параллельный сумматор 1986
  • Телековец Валерий Алексеевич
  • Телековец Марина Валериевна
SU1594523A1
JP 62204332 A, 09.09.1987
JP 63197227 A, 16.08.1988.

RU 2 375 742 C2

Авторы

Петренко Лев Петрович

Даты

2009-12-10Публикация

2006-12-15Подача