СПОСОБ ПАРАЛЛЕЛЬНОГО ЛОГИЧЕСКОГО СУММИРОВАНИЯ АНАЛОГОВЫХ СИГНАЛОВ СЛАГАЕМЫХ, ЭКВИВАЛЕНТНЫХ ДВОИЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ, И УСТРОЙСТВО ДЛЯ ЕГО РЕАЛИЗАЦИИ Российский патент 2009 года по МПК G06F7/50 

Текст описания приведен в факсимильном виде.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических операций, в частности процессов суммирования и вычитания. Техническим результатом является повышение быстродействия суммирования. Каждый разряд устройства параллельного логического суммирования аргументов аналоговых сигналов слагаемых эквивалентных позиционно-знаковой системе счисления f(+/-), выполнен в виде двух эквивалентных каналов формирования аналоговых сигналов положительной и условно отрицательной суммы +S_i и -S_i, каждый из которых включает два элемента И, элемент ИЛИ, элемент ИЛИ-НЕ, элемент НЕ.2 н.п. ф-лы, 6 ил.

1. Способ параллельного логического суммирования аналоговых сигналов слагаемых, эквивалентных позиционно-знаковой системе счисления f(+/-), включающий выполнение в условно «i» разряде преобразований аналоговых сигналов слагаемых n_i и m_i, с условно высоким или активным уровнем сигнала либо условно низким уровнем сигнала или неактивным, при этом из входных аналоговых сигналов n_i и m_i логически формируют аналоговый сигнал первой промежуточной суммы S¹ _i и аналоговый сигнал второй промежуточной суммы S² _i посредством функций f₁(})-ИЛИ и f₁(&)-И, при этом формируют положительный выходной аналоговый сигнал суммы +S_i, отличающийся тем, что в условно «i» разряде одновременно формируют как положительный +S_i, так и условно отрицательный выходной аналоговый сигнал -S_i посредством эквивалентных логических преобразований входных позиционно-знаковых аналоговых сигналов ±n_i и ±m_i, при этом в «i» разряде первой промежуточной суммы S¹ _i аналоговый сигнал логически формируют с измененным уровнем аналогового сигнала S ¹ _i, посредством функций f₁(}&)-ИЛИ-НЕ из входных позиционно-знаковых аналоговых сигналов ±n_i и ±m_i и аналогового сигнала второй промежуточной суммы S² _i-1 «i-1» разряда, который затем логически объединяют посредством функции f₁(})-ИЛИ с аналоговым сигналом второй промежуточной суммы S² _i «i» разряда, а логически сформированный выходной аналоговый сигнал +S ³ _i с измененным по уровню посредством функции f₁(&)-HE и аналогичный сигнал -S ³ _i, но другого знака, логически преобразуют посредством функции f₂(&)-И в выходной аналоговый сигнал +S_i или -S_i, при этом логико-динамический процесс реализуют в соответствии с математической моделью

где -
логическая функция f₁(&)-И преобразования системы аналоговых сигналов;
-
логическая функция f₁(})-ИЛИ объединения аналоговых сигналов;
-
логическая функция f₁(}&)-ИЛИ-НЕ объединения аналоговых сигналов с изменением по уровню выходного аналогового сигнала;
«=& ₁=» - логическая функция f₁(&)-HE или функция изменения уровня аналогового сигнала аргумента.

2. Устройство параллельного логического суммирования аргументов аналоговых сигналов слагаемых, эквивалентных позиционно-знаковой системе счисления f(+/-), условно «i», разряд которого включает логические функции f₁(})-ИЛИ и f₁(&)-И, две функциональные входные связи которой являются входными связями приема аналоговых сигналов слагаемых n_i и m_i, а также включает логические функции f₂(&)-И и f₁(&)-HE, в которой функциональная выходная связь является одной из функциональной входной связью логической функции f₂(&)-И, при этом включает формирование результирующего сигнала аргументы суммы +Si, отличающееся тем, что условно «i» разряд параллельного сумматора выполнен в виде двух эквивалентных каналов формирования аналоговых сигналов положительной и условно отрицательной суммы +S_i и -S_i, и в каждый канал введена дополнительная логическая функция f₁(}&)-ИЛИ-НЕ, при этом функциональные связи логических функций в структуре сумматора выполнены в соответствии с математической моделью вида