Текст описания приведен в факсимильном виде.
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств, выполняющих операции логического суммирования позиционных аргументов аналоговых сигналов. Техническим результатом является повышение быстродействия. Способ включает этапы: формируют первую и вторую промежуточные суммы посредством логических операций ИЛИ и И, формируют первую промежуточную структуру аргументов аналоговых сигналов, преобразуя неактивный аргумент второй промежуточной суммы в активный положительный и условно отрицательный аргумент, логически дифференцируют положительную структуру аргументов первой промежуточной суммы, формируют положительный аргумент сквозного переноса в очередном старшем разряде второй промежуточной сумме, и дополнительный условно отрицательный аргумент в младшем разряде второй промежуточной суммы аналоговых сигналов, которую совмещают со структурой первой промежуточной суммы, исключают в соответствующих разрядах одновременную активность условно отрицательных аргументов и формируют результирующую сумму аналоговых сигналов в позиционном формате.
Способ логико-динамического процесса суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1) и формированием результирующей суммы аналоговых сигналов [Sj]f(2n) в позиционном формате (Русская логика), в соответствии с которым выполняют в условно «i» разряде одновременный логический анализ позиционных аргументов аналогового сигнала nif(2n) и mif(2n) посредством логических функций с формированием первой и второй промежуточных сумм, после чего активизируют посредством функциональной структуры сквозного переноса f(←←) аргументы аналоговых сигналов в каждом последующем условно «i» разряда, после разряда, в котором одновременно активны позиционные аргументы слагаемых nif(2n) и mif(2n) при условии, что в последующих условно «i» разрядах активен один из позиционных аргументов nif(2n) или mif(2n), и исключают активность аргумента при их одновременной неактивности, отличающийся тем, что первую и вторую промежуточные суммы и формируют посредством логических функций f(})-ИЛИ и f(&)-И, а посредством функциональной структуры сквозного переноса f(←←) неактивный аргумент второй промежуточной суммы в каждом последующем условно «i» разряде преобразуют в активный положительный и условно отрицательный аргумент в соответствии с арифметической аксиомой «+0» → «+1/-1» и формируют первую позиционно-знаковую промежуточную структуру аргументов аналоговых сигналов в которую включают как положительные аргументы так и условно отрицательные аргументы сквозной активизации неактивных аргументов второй промежуточной суммы
после чего для реализации сквозного переноса f1(←←) логически дифференцируют d/dn только положительную структуру аргументов первой промежуточной суммы аналоговых сигналов и формируют как положительный аргумент сквозного переноса в очередном старшем разряде второй позиционно-знаковой промежуточной сумме так и дополнительный условно отрицательный аргумент в младшем разряде второй промежуточной сумме аналоговых сигналов которую совмещают со структурой первой промежуточной суммы для последующего исключения в соответствующих условно «i» разрядах одновременную активность условно отрицательных аргументов второй промежуточной структуре аналоговых сигналов и положительных аргументов первой промежуточной суммы аналоговых сигналов которые в соответствии с арифметической аксиомой «+1/-1» → «+0» соответствуют неактивному аргументу в условно «i» и формируют результирующую сумму аналоговых сигналов [Sj]f(2n) в позиционном формате в соответствии с логико-динамический процессом вида
УЭЙКЕРЛИ ДЖ | |||
Проектирование цифровых устройств, т.1 | |||
- М.: Постмаркет, 2002, с.508, рис.5.91 | |||
ФУНКЦИОНАЛЬНАЯ СТРУКТУРА УСЛОВНО "i" РАЗРЯДА ПАРАЛЛЕЛЬНОГО СУММАТОРА ТРОИЧНОЙ СИСТЕМЫ СЧИСЛЕНИЯ f(+1,0,-1) В ЕЕ ПОЗИЦИОННО-ЗНАКОВОМ ФОРМАТЕ f(+/-) | 2008 |
|
RU2380741C1 |
СПОСОБ ПАРАЛЛЕЛЬНОГО ЛОГИЧЕСКОГО СУММИРОВАНИЯ АНАЛОГОВЫХ СИГНАЛОВ СЛАГАЕМЫХ, ЭКВИВАЛЕНТНЫХ ДВОИЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ, И УСТРОЙСТВО ДЛЯ ЕГО РЕАЛИЗАЦИИ | 2006 |
|
RU2375742C2 |
Устройство для параллельного сложения чисел, представленных в двоичной знакоразрядной системе счисления | 1989 |
|
SU1727120A1 |
JP 2005078611 A, 24.03.2005 | |||
JP 1304532 A, 08.12.1989. |
Авторы
Даты
2012-01-10—Публикация
2010-06-01—Подача