ЭЛЕМЕНТ ВХОДНОГО РЕГИСТРА Российский патент 2022 года по МПК G11C8/04 

Предлагаемое изобретение относится к цифровой вычислительной технике и может быть использовано при построении адресных регистров запоминающих устройств и входных регистров микропроцессорных систем.

Известно электронное устройство - Элемент входного регистра [1]. Указанное устройство предназначено для преобразования по команде управляющего сигнала ВК входного сигнала D в выходные дополняющие сигналы F1 и F2, необходимые для работы дешифраторов тактируемых запоминающих устройств. Кроме того, Элемент входного регистра и может быть использован в качестве разряда входных регистров микропроцессорных систем для управления многоразрядными шинами данных

Данный Элемент входного регистра содержит входы D, ВК и , выходы F1 и F2 шину источника питания высокого уровня напряжения U_ИП, шину источника питания низкого уровня напряжения «земля», полевые транзисторы Р-типа с первого по пятый и N-типа с шестого по десятый и четыре инвертора [1].

Недостатком известного устройства Элемента входного регистра [1] является низкое быстродействие, вызванное большим количеством элементов подсоединенных к входам выходных инверторов первому и второму, в результате чего, узловые емкости, подсоединенные к входам этих инверторов, имеют большое значение и увеличивают время переходного процесса перезаряда этих узлов.

Кроме того, наличие четвертого инвертора требует физического соединения стоков комплементарной пары МОП-транзисторов с истоками ключевых транзисторов, что увеличивает емкость данного узла и дополнительно снижает быстродействие Элемента входного регистра.

Задачей предлагаемого изобретения является повышение быстродействия Элемента входного регистра.

Поставленная задача достигается тем, что в схему Элемента входного регистра [1], содержащую МОП-транзисторы Р-типа с первого по пятый и N-типа с шестого по десятый, вход сигнала D, соединенный с истоками транзисторов первого и шестого, вход сигнала СЕ, соединенный с затворами пятого, шестого и восьмого транзисторов, вход сигнала соединенный с затворами первого, третьего и десятого транзисторов, шину источника питания высокого уровня напряжения VDD, соединенную с истоками транзисторов второго, третьего и четвертого транзисторов, шину источника питания низкого уровня напряжения GND, соединенную с истоками транзисторов седьмого, восьмого и девятого, первый инвертор, вход которого соединен со стоками пятого, восьмого и девятого транзисторов и затвором седьмого транзистора, а выход является выходом OUT элемента входного регистра, второй инвертор, вход которого соединен со стоками третьего, четвертого и десятого транзисторов и затвором второго транзистора, а выход соединен с входом третьего инвертора, выход которого является выходом элемента входного регистра, причем стоки первого, второго, шестого и седьмого транзисторов соединены с затворами транзисторов четвертого и девятого, введены одиннадцатый МОП-транзистор Р-типа и двенадцатый МОП-транзистор N-типа, затворы которых соединены с затворами четвертого и девятого транзисторов, и сток одиннадцатого транзистора соединен с истоком пятого, а сток двенадцатого - с истоком десятого, и исток одиннадцатого транзистора - с шиной источника питания высокого уровня напряжения VDD, а двенадцатого - с шиной источника питания низкого уровня напряжения GND.

В предлагаемом Элементе входного регистра, вместо четвертого инвертора введены два МОП-транзистора, что уменьшает суммарные узловые емкости, подсоединенные к входам выходных инверторов, и емкости узлов стоков, введенных МОП-транзисторов, подсоединенных к соответствующим истокам ключевых МОП-транзисторов, и позволяет повысить быстродействие Элемента входного регистра за счет уменьшения времени переходного процесса переключения перечисленных узлов.

На Рисунке приведена схема предлагаемого Элемента входного регистра.

Предлагаемый Элемент входного регистра содержит транзисторы Р-типа с первого по пятый 1-5 и одиннадцатый 11 и N-типа с шестого по десятый 6-10 и двенадцатый 12, вход сигнала D, соединенный с истоками транзисторов первого 1 и шестого 6, вход сигнала СЕ, соединенный с затворами пятого 5, шестого 6 и восьмого 8 транзисторов, вход сигнала соединенный с затворами первого 1, третьего 3 и десятого 10 транзисторов, шину источника питания высокого уровня напряжения VDD, соединенную с истоками транзисторов второго 2, третьего 3, четвертого 4 и одиннадцатого 11, шину источника питания низкого уровня напряжения GND, соединенную с истоками транзисторов седьмого 7, восьмого 8 девятого 9 и двенадцатого 12, первый инвертор, вход которого соединен со стоками пятого 5, восьмого 8 и девятого 9 транзисторов и затвором седьмого 7 транзистора, а выход является выходом OUT Элемента входного регистра, второй инвертор, вход которого соединен со стоками третьего 3, четвертого 4 и десятого 10 транзисторов и затвором второго 2 транзистора, а выход соединен с входом третьего инвертора, выход которого является выходом Элемента входного регистра. Причем стоки первого 1, второго 2, шестого 6 и седьмого 7 транзисторов соединены с затворами транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12, сток одиннадцатого транзистора 11 соединен с истоком пятого 5, а сток двенадцатого 12 - с истоком десятого 10.

Предлагаемая схема Элемента входного регистра предназначена для формирования прямого OUT и инверсного сигналов по установленному сигналу данных D и по положительному СЕ и отрицательному фронту управляющих сигналов и работает следующим образом.

В исходном состоянии на вход данных D поступает сигнал данных высокого VDD или низкого GND уровня напряжения, а на вход СЕ напряжение высокого уровня и, соответственно, на вход - низкого. Поэтому транзисторы первый 1, третий 3, шестой 6 и восьмой 8 открыты, а транзисторы пятый 5 и десятый 10 - закрыты. Если на входе D напряжение высокого уровня VDD, то напряжение высокого уровня VDD через открытые транзисторы первый 1 и шестой 6 поступает на затворы транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12. Поэтому транзисторы четвертый 4 и одиннадцатый 11 закрыты, а транзисторы девятый 9 и двенадцатый 12 открыты. Через открытый восьмой транзистор 8 на затвор седьмого транзистора 7 и на вход первого инвертора поступает напряжение низкого уровня GND и поэтому седьмой транзистор 7 закрыт, а на выходе первого инвертора, который является выводом OUT Элемента входного регистра, установлено напряжение высокого уровня VDD. Одновременно через открытый третий транзистор 3 на затвор второго транзистора 2 и вход второго инвертора поступает напряжение высокого уровня VDD, в результате чего второй транзистор 2 закрыт, а на выходе второго инвертора установлено напряжение низкого уровня GND, которое поступает на вход третьего инвертора. Поэтому на выходе третьего инвертора, который является выводом Элемента входного регистра, также установлено напряжение высокого уровня VDD. Если на входе D напряжение низкого уровня GND, то напряжение низкого уровня GND через открытые транзисторы первый 1 и шестой 6 поступает на затворы транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12. Поэтому транзисторы четвертый 4 и одиннадцатый 11 открыты, а транзисторы девятый 9 и двенадцатый 12 закрыты. Так как при этом на входе первого и второго инверторов напряжения остаются неизменными, то на выходах OUT и напряжения высокого уровня VDD сохраняются.

Если на входе D установлено напряжение высокого уровня VDD, а на вход СЕ поступает напряжение низкого уровня GND и, соответственно, на вход напряжение высокого уровня VDD, то транзисторы первый 1, третий 3, шестой 6 и восьмой 8 закрываются, а транзисторы пятый 5 и десятый 10 открываются. Так как двенадцатый транзистор 12 открыт ранее установленным на его затворе напряжением высокого уровня VDD, то напряжение низкого уровня GND через открытые транзисторы двенадцатый 12 и десятый 10 поступает на затвор второго транзистора 2 и на вход второго инвертора. Поэтому второй транзистор 2 открывается, а на выходе второго инвертора формируется напряжение высокого уровня VDD, которое поступает на затвор третьего инвертора. Через открытый второй транзистор 2 на затворах транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12 удерживается напряжение высокого уровня VDD, в результате чего транзисторы четвертый 4 и одиннадцатый 11 закрываются, а девятый 9 и двенадцатый 12 открываются. Поэтому на выходе третьего инвертора, который является выходом Элемента входного регистра, формируется напряжение низкого уровня GND. В то же время, на затворе седьмого транзистора 7 и на входе первого инвертора через открытый девятый транзистор 9 удерживается напряжение низкого уровня GND и поэтому напряжение на выходе первого инвертора и выходе OUT Элемента входного регистра также сохраняется напряжение высокого уровня VDD.

Если на вход СЕ поступает напряжение низкого уровня GND и, соответственно, на вход напряжение высокого уровня VDD, а на входе D перед этим было установлено напряжение низкого уровня GND, то транзисторы первый 1, третий 3, шестой 6 и восьмой 8 закрываются, а транзисторы пятый 5 и десятый 10 открываются. Так как одиннадцатый транзистор 11 открыт ранее установленным на его затворе напряжением низкого уровня GND, то напряжение высокого уровня VDD через открытые транзисторы одиннадцатый 11 и пятый 5 поступает на затвор седьмого транзистора 7 и на вход первого инвертора. Поэтому седьмой транзистор 7 открывается, а на выходе первого инвертора, который является выходом OUT Элемента входного регистра, формируется напряжение низкого уровня GND. Через открытый седьмой транзистор 7 на затворах транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12 устанавливается напряжение низкого уровня GND, в результате чего транзисторы четвертый 4 и одиннадцатый 11 открываются, а девятый 9 и двенадцатый 12 закрываются. Поэтому через открытый четвертый транзистор 4 на затворе второго транзистора 2 и на входе второго инвертора удерживается напряжение высокого уровня VDD. Поэтому на выходе второго инвертора и на входе третьего сохраняется напряжение низкого уровня GND, а напряжение высокого уровня VDD на выходе третьего инвертора и на выходе Элемента входного регистра, остается неизменным.

При переходе схемы Элемента входного регистра в исходное состояние на управляющие входы прямой СЕ и инверсный поступают, соответственно, напряжения высокого VDD и низкого GND уровней. Поэтому транзисторы первый 1, третий 3, шестой 6 и восьмой 8 открываются, а транзисторы пятый 5 и десятый 10 - закрываются и вход готов к изменению входных данных. Если на входе D установлено напряжение высокого уровня VDD, то напряжение высокого уровня VDD через открытые транзисторы первый 1 и шестой 6 поступает на затворы транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12. Поэтому транзисторы четвертый 4 и одиннадцатый 11 закрыты, а транзисторы девятый 9 и двенадцатый 12 открыты. Через открытый восьмой транзистор 8 на затвор седьмого транзистора 7 и на вход первого инвертора поступает напряжение низкого уровня GND и поэтому седьмой транзистор 7 закрыт, а на выходе первого инвертора, который является выводом OUT Элемента входного регистра, установлено напряжение высокого уровня VDD. Одновременно через открытый третий транзистор 3 на затвор второго транзистора 2 и вход второго инвертора поступает напряжение высокого уровня VDD, в результате чего второй транзистор 2 закрыт, а на выходе второго инвертора установлено напряжение низкого уровня GND, которое поступает на вход третьего инвертора. Поэтому на выходе третьего инвертора, который является выводом Элемента входного регистра, также установлено напряжение высокого уровня VDD. Если на входе установлено D напряжение низкого уровня GND, то напряжение низкого уровня GND через открытые транзисторы первый 1 и шестой 6 поступает на затворы транзисторов четвертого 4, девятого 9, одиннадцатого 11 и двенадцатого 12. Поэтому транзисторы четвертый 4 и одиннадцатый 11 открыты, а транзисторы девятый 9 и двенадцатый 12 закрыты. Так как при этом на входе первого и второго инверторов напряжения остаются неизменными, то на выходах OUT и напряжения высокого уровня VDD сохраняются.

Так как в предлагаемом Элементе входного регистра, вместо четвертого инвертора введены два МОП-транзистора, то узловые емкости подсоединенные к входам выходных инверторов, и емкости узлов, стоков введенных МОП-транзисторов, подсоединенных к соответствующим истокам ключевых МОП-транзисторов уменьшены, что позволяет повысить быстродействие Элемента входного регистра за счет уменьшения времени переходного процесса переключения перечисленных узлов.

Кроме того, отсутствие четвертого инвертора устраняет необходимость физического соединения стоков комплементарной пары МОП-транзисторов отсутствующего инвертора с истоками ключевых транзисторов, что также уменьшает емкость критичных узлов и дополнительно повышает быстродействие Элемента входного регистра.

Таким образом, в предлагаемом Элементе входного регистра быстродействие повышено.

Литература

1. Кармазинский А.М. Синтез принципиальных схем цифровых элементов на МДП-транзисторах. - М.: Радио и связь, 1983. Рис. 3.22, стр. 142.

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих адресных регистров запоминающих устройств и входных регистров микропроцессорных систем. Техническим результатом является повышение быстродействия. Схема элемента входного регистра содержит шину питания высокого уровня напряжения VDD, шину питания низкого уровня напряжения GND, шесть МОП-транзисторов Р-типа и шесть МОП-транзисторов N-типа, первый, второй и третий инверторы, управляющие входы СЕ и , вход данных D и выходы OUT и . 1 ил.

Элемент входного регистра, содержащий МОП-транзисторы Р-типа с первого по пятый и N-типа с шестого по десятый, вход сигнала D, соединенный с истоками транзисторов первого и шестого, вход сигнала СЕ, соединенный с затворами пятого, шестого и восьмого транзисторов, вход сигнала , соединенный с затворами первого, третьего и десятого транзисторов, шину источника питания высокого уровня напряжения VDD, соединенную с истоками транзисторов второго, третьего и четвертого, шину источника питания низкого уровня напряжения GND, соединенную с истоками транзисторов седьмого, восьмого и девятого, первый инвертор, вход которого соединен со стоками пятого, восьмого и девятого транзисторов и затвором седьмого транзистора, а выход является выходом OUT элемента входного регистра, второй инвертор, вход которого соединен со стоками третьего, четвертого и десятого транзисторов и затвором второго транзистора, а выход соединен с входом третьего инвертора, выход которого является выходом элемента входного регистра, причем стоки первого, второго, шестого и седьмого транзисторов соединены с затворами транзисторов четвертого и девятого, отличающийся тем, что в него введены одиннадцатый МОП-транзистор Р-типа и двенадцатый МОП-транзистор N-типа, затворы которых соединены с затворами четвертого и девятого транзисторов, и сток одиннадцатого транзистора соединен с истоком пятого, а сток двенадцатого - с истоком десятого, и исток одиннадцатого транзистора - с шиной источника питания высокого уровня напряжения VDD, а двенадцатого - с шиной источника питания низкого уровня напряжения GND.