ТРИГГЕРНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ 2И-ИЛИ/2И-ИЛИ-НЕ Российский патент 2024 года по МПК H03K19/00 

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в триггерах, регистрах и реверсивных счетчиках.

Известен логический элемент 2И-ИЛИ реверсивного счетчика [1 Потемкин И.С. Функциональные узлы цифровой автоматики. – М.: Энергоатомиздат, 1988, стр. 263, рис. 9.6]. В схеме приведенного счетчика имеются три одинаковых таких логических элемента. Логический элемент 2И-ИЛИ содержит два логических элемента И и один логический элемент ИЛИ. Примером логического элемента И может служить элемент в [2 Шило В.Л. Популярные цифровые микросхемы. – М.: "Радио и связь", 1987, стр. 39, рис. 1.22,б] на двухэмиттерном n-p-n транзисторе. Модель, поясняющая сущность логической операции ИЛИ, приведена в [2, стр. 35, рис. 1.19,б]. В реальных схемах для получения повышенного или высокого быстродействия вместо каждого из двух ключей используется, например, n-p-n транзистор.

В последнем приведенном случае при поступлении на оба входа (на базы двух транзисторов) логического элемента ИЛИ напряжений уровня логической единицы сила электрического тока нагрузки определяется суммой силы токов двух транзисторов. Но нельзя считать, что здесь имеется повышенная нагрузочная способность, так как при входных сигналах уровней 0,1 или 1,0 сила электрического тока нагрузки определяется силой тока только одного из транзисторов, а выходное напряжение логического элемента должно соответствовать уровню логической единицы. В результате недостатком аналога является малая нагрузочная способность. Если бы удалось получить, что сила электрического тока нагрузки при любой комбинации входных сигналов, соответствующих выходному сигналу уровня логической единицы, приближалось к сумме силы токов двух транзисторов, то это повысило бы нагрузочную способность логического элемента.

Наиболее близким по технической сущности является выбранный в качестве прототипа логический элемент 2И-ИЛИ-НЕ [3 Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. – М.: Высшая школа, 2004, стр. 600, рис. 8.10,а], содержащий два двухэмиттерных транзистора, четыре одноэмиттерных транзистора, все транзисторы n-p-n типа, диод, пять резисторов и источник питающего постоянного напряжения.

Недостаток его заключается в том, что у него малая нагрузочная способность, так как сила электрического тока внешней нагрузки определяется силой тока одного транзистора, а именно транзистора VT5 [3]. Если бы удалось получить, что сила электрического тока нагрузки приближалась к сумме силы токов двух транзисторов, то это повысило бы нагрузочную способность логического элемента.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента 2И-ИЛИ/2И-ИЛИ-НЕ.

Это достигается тем, что в триггерный логический элемент 2И-ИЛИ/2И-ИЛИ-НЕ, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, плюсовый вывод его подключен к одному из выводов первого резистора, другой его вывод подсоединен к базе первого двухэмиттерного n-p-n транзистора, два вывода его эмиттеров образуют относительно "земли" два входа первого логического элемента И, образованного первым резистором и первым транзистором, точно также между собой включены второй резистор и второй двухэмиттерный n-p-n транзистор второго логического элемента И, два вывода эмиттеров второго транзистора образуют относительно "земли" два входа второго логического элемента И, а свободный вывод второго резистора соединен с общим выводом первого резистора и плюсового вывода источника питающего постоянного напряжения, последовательно включенные третий резистор, третий n-p-n транзистор и четвертый резистор, свободный вывод третьего резистора подсоединен к общему выводу первого, второго резисторов и плюсового вывода источника питающего постоянного напряжения, база третьего транзистора соединена с коллектором первого транзистора, а свободный вывод четвертого резистора заземлен, четвертый n-p-n транзистор, включенный параллельно третьему транзистору, база этого четвертого транзистора подсоединена к коллектору второго транзистора, последовательно включенные пятый резистор и пятый n-p-n транзистор, свободный вывод пятого резистора подключен к общему выводу первого, второго, третьего резисторов и плюсового вывода источника питающего постоянного напряжения, также имеется шестой n-p-n транзистор, введены пять дополнительных транзисторов, семь дополнительных резисторов и источник опорного постоянного напряжения, последовательно включены первый дополнительный резистор и первый дополнительный n-p-n транзистор, свободный вывод первого дополнительного резистора соединен с эмиттером шестого транзистора, коллектор последнего транзистора подключен к общему выводу третьего резистора и коллекторов третьего, четвертого транзисторов, общий вывод первого дополнительного резистора и коллектора первого дополнительного транзистора образует относительно "земли" неинвертирующий выход логического элемента, эмиттер первого дополнительного транзистора заземлен, последовательно включены второй дополнительный резистор, второй дополнительный p-n-p транзистор и третий дополнительный резистор, свободный вывод второго дополнительного резистора подсоединен к общему выводу первого, второго, третьего, пятого резисторов и плюсового вывода источника питающего постоянного напряжения, база второго дополнительного транзистора подключена к общему выводу третьего резистора и коллекторов третьего, четвертого, шестого транзисторов, общий вывод коллектора второго дополнительного транзистора и третьего резистора соединен с базой шестого транзистора, свободный вывод третьего дополнительного резистора подключен к общему выводу первого дополнительного резистора, коллектора первого дополнительного транзистора и неинвертирующего выхода логического элемента, один из выводов четвертого дополнительного резистора подсоединен к базе первого дополнительного транзистора, последовательно включены третий дополнительный p-n-p транзистор и пятый дополнительный резистор, эмиттер третьего дополнительного транзистора подсоединен к общему выводу эмиттера второго дополнительного транзистора и второго дополнительного резистора, база третьего дополнительного транзистора соединена с общим выводом пятого дополнительного резистора и коллектора пятого транзистора, свободный вывод пятого дополнительного резистора подключен к свободному выводу четвертого дополнительного резистора и их общий вывод образует относительно "земли" инвертирующий выход логического элемента, один из выводов шестого дополнительного резистора подсоединен к общему выводу первого дополнительного, третьего дополнительного резисторов, коллектора первого дополнительного транзистора и неинвертирующего выхода логического элемента, последовательно включены четвертый дополнительный n-p-n транзистор, седьмой дополнительный резистор и пятый дополнительный n-p-n транзистор, коллектор четвертого дополнительного транзистора соединен с общим выводом пятого резистора, коллектора пятого транзистора и базы третьего дополнительного транзистора, база четвертого дополнительного транзистора подключена к общему выводу коллектора третьего дополнительного транзистора и пятого дополнительного резистора, общий вывод седьмого дополнительного резистора, коллектора пятого дополнительного транзистора и инвертирующего выхода соединен с общим выводом четвертого и пятого дополнительных резисторов, база пятого дополнительного транзистора подсоединена к свободному выводу шестого дополнительного резистора, эмиттер последнего транзистора заземлен, к базе пятого транзистора подключен плюсовый вывод источника опорного постоянного напряжения, а минусовый вывод этого источника заземлен, эмиттер пятого транзистора соединен с общим выводом четвертого резистора и эмиттеров третьего и четвертого транзисторов.

Сущность изобретения поясняется схемой триггерного логического элемента 2И-ИЛИ/2И-ИЛИ-НЕ (фиг. 1), таблицей истинности для логической операции И (фиг. 2) и таблицей истинности для логической операции ИЛИ и ИЛИ-НЕ (фиг. 3).

В триггерном логическом элементе 2И-ИЛИ/2И-ИЛИ-НЕ минусовый вывод источника 1 питающего постоянного напряжения соединен с общей шиной и заземлен. Резистор 2 включен между плюсовым выводом источника 1 питающего постоянного напряжения и базой двухэмиттерного n-p-n транзистора 3. Два вывода эмиттеров этого транзистора образуют относительно "земли" два входа х₁ и х₂ первого логического элемента И, образованного резистором 2 и транзистором 3. Также как резистор 2 и транзистор 3 между собой включены резистор 4 и двухэмиттерный n-p-n транзистор 5 второго логического элемента И. Свободный вывод резистора 4 подсоединен к общему выводу резистора 2 и плюсового вывода источника 1 питающего постоянного напряжения. Два вывода эмиттеров транзистора 5 образуют относительно "земли" два входа х₃ и х₄ второго логического элемента И.

Последовательно включены резистор 6, n-p-n транзистор 7 и резистор 8. Свободный вывод резистора 6 соединен с общим выводом резисторов 2, 4 и плюсового вывода источника 1 питающего постоянного напряжения. База транзистора 7 подключена к коллектору транзистора 3. Свободный вывод резистора 8 заземлен. Параллельно транзистору 7 подсоединен n-p-n транзистор 9. Вывод базы последнего транзистора соединен с коллектором транзистора 5. Последовательно включены резистор 10 и n-p-n транзистор 11. Свободный вывод резистора 10 подсоединен к общему выводу резисторов 2, 4, 6 и плюсового вывода источника 1 питающего постоянного напряжения. Эмиттер транзистора 11 подключен к общему выводу резистора 8 и эмиттеров параллельно включенных транзисторов 7 и 9. База транзистора 11 соединена с плюсовым выводом источника 12 опорного постоянного напряжения. Минусовый вывод этого источника заземлен.

Последовательно включены n-p-n транзистор 13, резистор 14 и n-p-n транзистор 15. Коллектор транзистора 13 подсоединен к общему выводу резистора 6 и коллекторов транзисторов 7, 9, включенных параллельно. Общий вывод резистора 14и коллектора транзистора 15 образует относительно "земли" неинвертирующий выход у логического элемента. Эмиттер транзистора 15 заземлен. Последовательно включены резистор 16, p-n-pтранзистор 17 и резистор 18.Свободный вывод резистора 16 соединен с общим выводом резисторов 2, 4, 6, 10 и плюсового вывода источника 1 питающего постоянного напряжения. База транзистора 17 подсоединена к общему выводу резистора 6 и коллекторов транзисторов 7, 9, 13. Коллектор транзистора 17 подсоединен к базе транзистора 13 и их общий вывод соединен с одним из выводов резистора 18. Другой вывод последнего резистора подключен к общему выводу резистора 14, коллектора транзистора 15 и неинвертирующему выходу у логического элемента. Один из выводов резистора 19 подсоединен к базе транзистора 15.

Последовательно включены p-n-p транзистор 20 и резистор 21. Эмиттер транзистора 20 соединен с общим выводом резистора 16 и эмиттера транзистора 17. База транзистора 20 подключена к общему выводу резистора 10 и коллектора транзистора 11. Свободный вывод резистора 21 подсоединен к свободному выводу резистора 19 и их общий вывод образует относительно "земли" инвертирующий выход логического элемента. Один из выводов резистора 22 подключен к общему выводу резисторов 14, 18, коллектора транзистора 15 и неинвертирующего выхода у логического элемента. Последовательно включены n-p-n транзистор 23, резистор 24 и n-p-n транзистор 25. Коллектор транзистора 23 подсоединен к общему выводу резистора 10, коллектора транзистора 11 и базы транзистора 20. База транзистора 23 соединена с общим выводом коллектора транзистора 20 и резистора 21. Общий вывод резистора 24 и коллектора транзистора 25 подключен к общему выводу резисторов 19, 21 и инвертирующего выхода ȳ логического элемента. База транзистора 25 подсоединена к свободному выводу резистора 22, а эмиттер этого транзистора заземлен.

На фиг. 1 часть схемы на транзисторах 7, 9, 11 представляет собой переключатель тока, а часть схемы на транзисторах 13, 17 является первым триггером на транзисторах противоположного типа проводимости и часть схемы на транзисторах 20, 23 является вторым триггером на транзисторах противоположного типа проводимости. Резистор 16 входит и в первый, и во второй триггер и его можно назвать общеэмиттерным резистором. Резистор 10 входит и в переключатель тока на транзисторах 7, 9, 11 и во второй триггер на транзисторах противоположного типа проводимости 20, 23. Резистор 6 входит и в переключатель тока и в первый триггер на транзисторах противоположного типа проводимости 13, 17.

Триггерный логический элемент 2И-ИЛИ/2И-ИЛИ-НЕ работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень - уровень логического нуля соответствует значениям напряжения в районе нуля или ближе к нулю, высокий уровень - уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт).

Триггер на транзисторах 13, 17 противоположного типа проводимости имеет два состояния равновесия. В первом (условно) состоянии оба транзистора закрыты и не проводят электрический ток. Тогда в том числе на резисторах 6 и 18 нулевые значения напряжения. Они прикладываются к базам транзисторов 13, 17 меньше пороговых напряжений этих транзисторов по абсолютной величине и в итоге поддерживают эти транзисторы в закрытом состоянии. Во втором (условно) состоянии транзисторы 13 и 17 открыты, их электрические токи создают напряжения, в том числе на резисторах 6 и 18 по абсолютной величине и по значениям больше пороговых напряжений транзисторов и поддерживают транзисторы 13, 17 в открытом состоянии. Триггер на транзисторах противоположного типа проводимости, как и другие распространённые триггеры, переходит из первого состояния во второе и наоборот, когда управляющие входные напряжения по своим значениям превышают значения напряжений соответствующих порогов срабатывания триггера. Точно также работает триггер на транзисторах 20, 23 противоположного типа проводимости.

Работа логического элемента 2И-ИЛИ/2И-ИЛИ-НЕ отражается таблицей истинности логической операции И (фиг. 2) и таблицей истинности логической операции ИЛИ и ИЛИ-НЕ (фиг. 3), где х₁, х₂, х₃ и х₄ – условное отображение входных сигналов логического элемента, y₁, y₂ – условное отображение двух входных относительно "земли" сигналов для таблицы на фиг. 3, а также это условное отображение двух выходных относительно "земли" сигналов первого и второго логических элементов И, т.е. у в них имеет двойное назначение, у и – условные отображения сигналов на инвертирующем и неинвертирующем выходах логического элемента и N – номер строки по порядку. В соответствии со строками1-3 таблицы истинности (фиг. 2) на один или оба входа x₁ их₂логического элемента поступает напряжение уровня логического нуля. Тогда один или оба базо-эмиттерных p-n перехода транзистора 3 открыты и на них весьма малое значение напряжения, как на диодах в проводящем электрический ток состоянии. Базо-коллекторный переход p-n транзистора 3 тоже открыт, в итоге на выходе y₁ низкий уровень напряжения. В том случае, когда низкий уровень напряжения входного сигнала поступает только на один из двух входов логического элемента И, электрический ток замыкается через p-n переход именно этого входа и обеспечивает на базе транзистора 3 низкий уровень напряжения. А на эмиттере, связанном с другим входом, при этом высокий уровень напряжения и этот p-n переход закрыт обратным напряжением или находится в районе этого состояния, в итоге цепь прохождения электрического тока здесь разорвана и не влияет на работу рассматриваемого логического элемента И. В соответствии с четвертой строкой таблицы истинности (фиг. 2) на два входа х₁ и х₂ логического элемента подается напряжение уровня логической единицы. Базо-эмиттерные и базо-коллекторный переходы транзистора 3 по-прежнему открыты при условии, что значение напряжения источника 1 Е больше значения напряжения уровня логической единицы U₁(Е>U₁), но теперь из-за весьма малых значений напряжений на открытых p-n переходах значения напряжений на базе транзистора 3относительно "земли" и на выходе y₁ в районе высоких напряжений уровня логической единицы (фиг. 2).Точно также работает схема второго логического элемента И на двухэмиттерном транзисторе 5 и резисторе 4 (фиг. 1).

Исключая первый и второй логические элементы И, остальная схема на фиг. 1 должна выполнять логическую операцию ИЛИ (неинвертирующий выход у) или логическую операцию ИЛИ-НЕ (инвертирующий выход ) и увеличивать силу электрического тока на внешних нагрузках по каждому из двух выходов. Эта остальная схема содержит следующие части: переключатель тока, первый триггер на транзисторах противоположного типа проводимости и второй такой триггер. Не редко различные схемы строго разделены друг с другом. В данном случае различные схемы строго не разделены друг с другом и содержат общие элементы: резистор 6 входит в состав переключателя тока и в первый триггер на транзисторах противоположного типа проводимости (фиг. 1), резистор 10 входит тоже в переключатель тока и во второй триггер на транзисторах противоположного типа проводимости, общеэмиттерный резистор 16 входит в оба триггера. Тогда появился смысл рассматривать работу схемы, состоящей из трех частей, совместно. В соответствии с первой строкой таблицы истинности на фиг.3 на оба входа y₁ и y₂ поступают напряжения уровня логического нуля. Соответственно сила коллекторных токов транзисторов 7, 9 имеет настолько малое значение, что напряжение на резисторе 6 тоже мало и не может перевести триггер на транзисторах 13, 17 во второе состояние. Напряжение на резисторе 6 минусом приложено к базе p-n-p транзистора 17 и плюсом через резистор 16 к эмиттеру этого транзистора. В имеющемся состоянии схемы сила коллекторных токов двух транзисторов первого триггера в первом состоянии в районе нуля и обеспечивает на внешней нагрузке и на неинвертирующем выходе у напряжение уровня логического нуля (фиг. 3). В приведенном состоянии схемы напряжение источника 12 опорного постоянного напряжения выбрано таким, чтобы обеспечивать требующуюся силу коллекторного тока транзистора 11 и требующееся напряжение на резисторе 10, которое минусом приложено к базе p-n-pтранзистора 20, достаточное для поддержания этого транзистора в открытом состоянии, а второй триггер – во втором состоянии. Тогда сила коллекторных токов двух транзисторов второго триггера во втором состоянии обеспечивает на внешней нагрузке и на инвертирующем выходе напряжение уровня логической единицы (фиг. 3). Эмиттерный ток транзистора 20 создает на резисторе 16 напряжение, которое минусом приложено к эмиттеру p-n-p транзистора 17 и дополнительно к приведенному ранее поддерживает первое состояние первого триггера на транзисторах 13, 17. С инвертирующего выхода логического элемента напряжение уровня логической единицы приложено к резистору 19 и в результате поддерживает транзистор 15 в открытом состоянии. Тогда через этот транзистор разряжается ранее заряженная эквивалентная паразитная емкость (сумма выходной емкости по неинвертирующему выходу у и входной емкости нагрузки, подключенной к этому выходу). Малое сопротивление открытого транзистора 15 уменьшает постоянную времени разряда эквивалентной паразитарной емкости, тем самым уменьшает время разряда этой емкости и в результате заметно не уменьшается быстродействие схемы из-за имеющихся паразитарных емкостей. С неинвертирующего выхода у напряжение уровня логического нуля приложено к резистору 22, поэтому транзистор 25 или закрыт, или в районе этого состояния. Тогда электрический ток транзисторов 20, 23 почти полностью замыкается на внешнюю нагрузку и только незначительная его часть ответвляется на транзистор 25. До напряжения уровня логической единицы, имеющегося на инвертирующем выходе , зарядится эквивалентная паразитная емкость по этому выходу (выходная емкость этого выхода и входная емкость нагрузки на инвертирующем выходе).

В соответствии с 2, 3 и 4 строками таблицы истинности на фиг. 3 на базы одного из транзисторов 7, 9 или на оба подается напряжение уровня логической единицы, и сила электрических токов этих транзисторов от этого возрастает. Напряжение на резисторах 6 и 8 от них тоже возрастает. Напряжение на резисторе 6 минусом приложено к базе p-n-p транзистора 17, обеспечивает его открытое состояние и второе состояние первого триггера на транзисторах 13, 17. Электрические токи двух транзисторов первого триггера на транзисторах противоположного типа проводимости во втором состоянии создают на внешней нагрузке и на неинвертирующем выходе у напряжение уровня логической единицы (фиг. 3). Возросшее напряжение на резисторе 8 плюсом прикладывается к эмиттеру транзистора 11 и переводит его в состояние, близкое к пороговому напряжению. Тогда сила коллекторного тока транзистора 11 и соответственно напряжение на резисторе 10 весьма малы, не могут перевести второй триггер во второе состояние. Дополнительно к этому эмиттерный ток транзистора 17 создает на резисторе 16 напряжение, которое плюсом приложено через резистор 10 к базе p-n-p транзистора 20 и удерживает его в районе порогового напряжения, а второй триггер на транзисторах противоположного типа проводимости в первом состоянии. Почти нулевая сила тока двух транзисторов 20, 23 второго триггера создает на внешней нагрузке и на инвертирующем выходе напряжение уровня логического нуля (фиг. 3). Это напряжение прикладывается к резистору 19 и обеспечивает закрытое состояние транзистора 15. Тогда электрический ток двух транзисторов первого триггера почти полностью замыкается на внешнюю нагрузку и почти не ответвляется на транзистор 15. Напряжение уровня логической единицы с неинвертирующего выхода у прикладывается к резистору 22 и поддерживает транзистор 25 в открытом состоянии. Тогда через этот транзистор разряжается ранее заряженная эквивалентная паразитная емкость на инвертирующем выходе . Малое сопротивление открытого транзистора 25 уменьшает постоянную времени разряда эквивалентной паразитарной емкости, тем самым уменьшает время разряда этой емкости и в результате заметно не уменьшается быстродействие схемы из-за имеющихся паразитарных емкостей. До напряжения уровня логической единицы, имеющегося на неинвертирующем выходе у, зарядится эквивалентная паразитная емкость по этому выходу.

В переключателе тока на транзисторах 7, 9, и 11 при переходе входных сигналов от уровней напряжений логического нуля (y₁=y₂=0) к входным сигналам, где один из них или оба соответствуют напряжению уровня логической единицы, суммарная сила эмиттерных токов транзисторов 7, 9 в резисторе 8 возрастает, а сила эмиттерного тока транзистора 11 в этом резисторе убывает. При переходе от входных сигналов, где напряжение одного из них или обоих соответствуют уровню логической единицы, к обоим входным сигналам уровня логического нуля (y₁=y₂=0), суммарная сила эмиттерных токов транзисторов 7, 9 через резистор 8 убывает, а сила эмиттерного тока транзистора 11 через этот резистор возрастает. Известно, что схемы переключателей тока имеют повышенное быстродействие [например, Гольденберг Л.М. Импульсивные устройства. М.: Радио и связь, 1981, стр. 57 в разделе «Динамические характеристики», абзацы 1,2, … 6].

Таким образом, в триггерном логическом элементе 2И-ИЛИ/2И-ИЛИ-НЕ сила электрического тока внешней нагрузки и на неинвертирующем выходе у приближается к сумме силы токов двухтранзисторов13, 17, а также сила тока внешней нагрузки и на инвертирующем выходе логического элемента приближается к сумме силы токов двух транзисторов 20, 23, что повышает нагрузочную способность этого логического элемента. В прототипе электрический ток нагрузки формирует только один из транзисторов.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно может быть использовано в триггерах, регистрах и реверсивных счетчиках. Технический результат - повышение нагрузочной способности триггерного логического элемента 2И-ИЛИ/2И-ИЛИ-НЕ. Для этого предложен триггерный логический элемент 2И-ИЛИ/2И-ИЛИ-НЕ, который содержит одиннадцать транзисторов, двенадцать резисторов и два источника постоянного напряжения. 3 ил.

Триггерный логический элемент 2И-ИЛИ/2И-ИЛИ-НЕ, содержащий источник питающего постоянного напряжения, минусовой вывод которого соединен с общей шиной и заземлен, плюсовый вывод его подключен к одному из выводов первого резистора, другой его вывод подсоединен к базе первого двухэмиттерного n-p-n транзистора, два вывода его эмиттеров образуют относительно "земли" два входа первого логического элемента И, образованного первым резистором и первым транзистором, точно также между собой включены второй резистор и второй двухэмиттерный n-p-n транзистор второго логического элемента И, два вывода эмиттеров второго транзистора образуют относительно "земли" два входа второго логического элемента И, а свободный вывод второго резистора соединен с общим выводом первого резистора и плюсового вывода источника питающего постоянного напряжения, последовательно включенные третий резистор, третий n-p-n транзистор и четвертый резистор, свободный вывод третьего резистора подсоединен к общему выводу первого, второго резисторов и плюсового вывода источника питающего постоянного напряжения, база третьего транзистора соединена с коллектором первого транзистора, а свободный вывод четвертого резистора заземлен, четвертый n-p-n транзистор, включенный параллельно третьему транзистору, база этого четвертого транзистора подсоединена к коллектору второго транзистора, последовательно включенные пятый резистор и пятый n-p-n транзистор, свободный вывод пятого резистора подключен к общему выводу первого, второго, третьего резисторов и плюсового вывода источника питающего постоянного напряжения, также имеется шестой n-p-n транзистор, отличающийся тем, что в него введены пять дополнительных транзисторов, семь дополнительных резисторов и источник опорного постоянного напряжения, последовательно включены первый дополнительный резистор и первый дополнительный n-p-n транзистор, свободный вывод первого дополнительного резистора соединен с эмиттером шестого транзистора, коллектор последнего транзистора подключен к общему выводу третьего резистора и коллекторов третьего, четвертого транзисторов, общий вывод первого дополнительного резистора и коллектора первого дополнительного транзистора образует относительно "земли" неинвертирующий выход логического элемента, эмиттер первого дополнительного транзистора заземлен, последовательно включены второй дополнительный резистор, второй дополнительный p-n-p транзистор и третий дополнительный резистор, свободный вывод второго дополнительного резистора подсоединен к общему выводу первого, второго, третьего, пятого резисторов и плюсового вывода источника питающего постоянного напряжения, база второго дополнительного транзистора подключена к общему выводу третьего резистора и коллекторов третьего, четвертого, шестого транзисторов, общий вывод коллектора второго дополнительного транзистора и третьего резистора соединен с базой шестого транзистора, свободный вывод третьего дополнительного резистора подключен к общему выводу первого дополнительного резистора, коллектора первого дополнительного транзистора и неинвертирующего выхода логического элемента, один из выводов четвертого дополнительного резистора подсоединен к базе первого дополнительного транзистора, последовательно включены третий дополнительный p-n-p транзистор и пятый дополнительный резистор, эмиттер третьего дополнительного транзистора подсоединен к общему выводу эмиттера второго дополнительного транзистора и второго дополнительного резистора, база третьего дополнительного транзистора соединена с общим выводом пятого резистора и коллектора пятого транзистора, свободный вывод пятого дополнительного резистора подключен к свободному выводу четвертого дополнительного резистора и их общий вывод образует относительно "земли" инвертирующий выход логического элемента, один из выводов шестого дополнительного резистора подсоединен к общему выводу первого дополнительного, третьего дополнительного резисторов, коллектора первого дополнительного транзистора и неинвертирующего выхода логического элемента, последовательно включены четвертый дополнительный n-p-n транзистор, седьмой дополнительный резистор и пятый дополнительный n-p-n транзистор, коллектор четвертого дополнительного транзистора соединен с общим выводом пятого резистора, коллектора пятого транзистора и базы третьего дополнительного транзистора, база четвертого дополнительного транзистора подключена к общему выводу коллектора третьего дополнительного транзистора и пятого дополнительного резистора, общий вывод седьмого дополнительного резистора, коллектора пятого дополнительного транзистора и инвертирующего выхода соединен с общим выводом четвертого и пятого дополнительных резисторов, база пятого дополнительного транзистора подсоединена к свободному выводу шестого дополнительного резистора, эмиттер последнего транзистора заземлен, к базе пятого транзистора подключен плюсовый вывод источника опорного постоянного напряжения, а минусовый вывод этого источника заземлен, эмиттер пятого транзистора соединен с общим выводом четвертого резистора и эмиттеров третьего и четвертого транзисторов.