Быстродействующий операционный усилитель на основе комплементарных «перегнутых» каскодов Российский патент 2024 года по МПК H03F3/34 

Изобретение относится к радиоэлектронике и может быть использовано в качестве операционных усилителей (ОУ), предназначенных для применения в подклассе так называемых дискретно-аналоговых SC-фильтров на переключаемых конденсаторах [1-2], для которых (в ряде важных случаев) требуются повышенные значения максимальной скорости нарастания выходного напряжения ОУ, а также в драйверах быстродействующих аналого-цифровых преобразователей.

В современной радиоэлектронной аппаратуре находят применение операционные усилители на биполярных [3-20] и полевых [21-24] транзисторах, выполненные на основе архитектуры двухтактного комплементарного «перегнутого каскода». Их основные достоинства - расширенный частотный диапазон, а также эффективное использование напряжения питания. Однако, в данном классе известных ОУ [3-24] не решаются проблемы существенного повышения максимальной скорости нарастания выходного напряжения (SR).

Как показано в работах [25-27], быстродействие классических операционных усилителей с однополюсной частотной коррекцией одним интегрирующим конденсатором (С_к) определяется диапазоном активной работы входного каскада. Для увеличения максимальной скорости выходного напряжения ОУ (SR) с классической архитектурой, как правило, предусматриваются специальные цепи нелинейной коррекции, обеспечивающие в режиме динамической перегрузки входного каскада ОУ большие уровни выходных токов, что способствует более быстрому перезаряду интегрирующей корректирующей емкости С_к [25-27]. Однако для рассматриваемого класса ОУ на основе двухтактных комплементарных «перегнутых каскодов» [3-24] такие цепи не разработаны. Данная задача решается в предлагаемом ниже схемотехническом решении.

Ближайшим прототипом (фиг. 1) заявляемого устройства является операционный усилитель по патенту US 4.837.523, fig. 1, 1989 г. ОУ-прототип содержит (фиг. 1) входной дифференциальный каскад 1 с первым 2 и вторым 3 входами, а также первым 4 и вторым 5 токовыми выходами, согласованными соответственно с первой 6 и второй 7 шинами источников питания, причем первый 4 токовый выход связан с эмиттером первого 8 выходного транзистора, который через первый 9 источник опорного тока связан с первой 6 шиной источника питания, второй 5 токовый выход соединен с эмиттером второго 10 выходного транзистора, который связан со второй 7 шиной источника питания через второй 11 источник опорного тока, объединенные коллекторы первого 8 и второго 10 выходных транзисторов соединены со входом буферного усилителя 12 и корректирующим конденсатором 13, база первого 8 выходного транзистора подключена к первому 14 источнику напряжения смещения, а база второго 10 выходного транзистора соединена со вторым 15 источником напряжения смещения.

Существенный недостаток известного ОУ фиг. 1 состоит в том, что максимальный выходной ток двухтактного «перегнутого» каскода (в режиме динамической перегрузки входного каскада 1) жестко связан с токами первого 9 и второго 11 источников опорного тока. Это не позволяет при малом статическом токопотреблении осуществить быстрый перезаряд интегрирующего корректирующего конденсатора 13 (С_к=С₁₃), обеспечивающего устойчивость схемы, что ограничивает максимальную скорость нарастания выходного напряжения в ОУ данного класса [25-27].

Основная задача предполагаемого изобретения состоит в обеспечении более высоких уровней выходного тока двухтактного «перегнутого каскода» I_вых.max, перезаряжающего корректирующий конденсатор ОУ 13 (С_к=С₁₃) во время фронта переходного процесса. В конечном итоге это повышает быстродействие ОУ в режиме большого сигнала, уменьшает время установления переходного процесса [25-27].

Поставленная задача достигается тем, что в операционном усилителе фиг.1, содержащем входной дифференциальный каскад 1 с первым 2 и вторым 3 входами, а также первым 4 и вторым 5 токовыми выходами, согласованными соответственно с первой 6 и второй 7 шинами источников питания, причем первый 4 токовый выход связан с эмиттером первого 8 выходного транзистора, который через первый 9 источник опорного тока связан с первой 6 шиной источника питания, второй 5 токовый выход соединен с эмиттером второго 10 выходного транзистора, который связан со второй 7 шиной источника питания через второй 11 источник опорного тока, объединенные коллекторы первого 8 и второго 10 выходных транзисторов соединены со входом буферного усилителя 12 и корректирующим конденсатором 13, база первого 8 выходного транзистора подключена к первому 14 источнику напряжения смещения, а база второго 10 выходного транзистора соединена со вторым 15 источником напряжения смещения, предусмотрены новые элементы и связи - в схему фиг.2 введены первый 16, второй 17, третий 18 и четвертый 19 дополнительные транзисторы, база первого 16 дополнительного транзистора соединена с эмиттером первого 8 выходного транзистора, его эмиттер связан с первой 6 шиной источника питания через первый 20 дополнительный токостабилизирующий двухполюсник, а коллектор согласован со второй 7 шиной источника питания, база второго 17 дополнительного транзистора соединена с эмиттером второго 10 выходного транзистора, его эмиттер связан со второй 7 шиной источника питания через второй 21 дополнительный токостабилизирующий двухполюсник, а коллектор согласован с первой 6 шиной источника питания, база третьего 18 дополнительного транзистора подключена к первому 14 источнику напряжения смещения, его эмиттер связан с первой 6 шиной источника питания через третий 22 дополнительный токостабилизирующий двухполюсник, база четвертого 19 дополнительного транзистора подключена ко второму 15 источнику напряжения смещения, его эмиттер связан со второй 7 шиной источника питания через четвертый 23 дополнительный токостабилизирующий двухполюсник, причем эмиттер первого 16 дополнительного транзистора связан с эмиттером четвертого 19 дополнительного транзистора через первый 24 дополнительный корректирующий конденсатор, эмиттер второго 17 дополнительного транзистора соединен с эмиттером третьего 18 дополнительного транзистора через второй 25 дополнительный корректирующий конденсатор, а коллекторы третьего 18 и четвертого 19 дополнительных транзисторов соединены со входом буферного усилителя 12. Выход 26 буферного усилителя 12 является потенциальным выходом устройства.

На чертеже фиг. 1 приведена схема операционного усилителя - прототипа на основе комплементарных «перегнутых» каскодов на первом 8 и втором 10 выходных транзисторах.

На чертеже фиг. 2 показана схема заявляемого ОУ в соответствии с п. 1 формулы изобретения для первого частного случая выполнения входного дифференциального каскада 1 на транзисторах 27, 28, 30, 31 и источниках опорного тока 29 и 32 (I₂₉, I₃₂).

На чертеже фиг. 3 представлена схема заявляемого ОУ в соответствии с п. 1 формулы изобретения для второго частного случая выполнения входного дифференциального каскада 1, который выполнен на транзисторах 27, 28, 30, 31, 33 и 34 и источниках опорного тока 29 и 32. Введение транзисторов 33 и 34 позволяет уменьшить систематическую составляющую напряжения смещения нуля ОУ за счет «выравнивания» статических напряжений база-коллектор соответствующих пар транзисторов 27, 28 и 30, 31.

На чертеже фиг. 4 приведен статический режим ОУ фиг. 2 в среде LTSpice на моделях транзисторов базового матричного кристалла MH2XA031_25.01.21 при 27°С, источниках опорного тока I₁=I₂=I₇=I₈=300 мкА, I₅=I₆=400 мкА, I₃=I₄=100 мкА, интегрирующем корректирующем конденсаторе 13 (С_к=С₁=С₁₃=1 пФ), дополнительных корректирующих конденсаторах 24 и 25 (С_к1=С₂₄=С_к2=С₂₅=0 пФ), шинах питания V1=V2=±10 В.

На чертеже фиг. 5 показан передний фронт переходного процесса ОУ на чертеже фиг. 4.

На чертеже фиг. 6 представлен задний фронт переходного процесса ОУ на чертеже фиг. 4.

На чертеже фиг. 7 приведен статический режим ОУ фиг. 2 с токоограничивающим резистором R1=1кОм в среде LTSpice на моделях транзисторов базового матричного кристалла MH2XA031_25.01.21 при 27°С, источниках опорного тока I₁=I₂=I₇=I₈=300 мкА, I₅=I₆=400 мкА, I₃=I₄=100 мкА, интегрирующем корректирующем конденсаторе 13 (С_к=С₁=С₁₃=1 пФ), дополнительных корректирующих конденсаторах 24 и 25 (С_к1=С₂₄=С_к2=С₂₅=0 пФ), напряжениях на шине питания V1=V2=±10 В.

На чертеже фиг. 8 показаны логарифмические амплитудно-частотные характеристики коэффициента усиления по напряжению ОУ на чертеже фиг. 7.

На чертеже фиг. 9 представлен передний фронт переходного процесса в ОУ на чертеже фиг. 7 с токоограничивающим резистором R1.

На чертеже фиг. 10 приведен задний фронт переходного процесса в ОУ на чертеже фиг. 7 при наличии токоограничивающего резистора R1.

Быстродействующий операционный усилитель на основе комплементарных «перегнутых» каскодов фиг. 2 содержит входной дифференциальный каскад 1 с первым 2 и вторым 3 входами, а также первым 4 и вторым 5 токовыми выходами, согласованными соответственно с первой 6 и второй 7 шинами источников питания, причем первый 4 токовый выход связан с эмиттером первого 8 выходного транзистора, который через первый 9 источник опорного тока связан с первой 6 шиной источника питания, второй 5 токовый выход соединен с эмиттером второго 10 выходного транзистора, который связан со второй 7 шиной источника питания через второй 11 источник опорного тока, объединенные коллекторы первого 8 и второго 10 выходных транзисторов соединены со входом буферного усилителя 12 и корректирующим конденсатором 13, база первого 8 выходного транзистора подключена к первому 14 источнику напряжения смещения, а база второго 10 выходного транзистора соединена со вторым 15 источником напряжения смещения. В схему введены первый 16, второй 17, третий 18 и четвертый 19 дополнительные транзисторы, база первого 16 дополнительного транзистора соединена с эмиттером первого 8 выходного транзистора, его эмиттер связан с первой 6 шиной источника питания через первый 20 дополнительный токостабилизирующий двухполюсник, а коллектор согласован со второй 7 шиной источника питания, база второго 17 дополнительного транзистора соединена с эмиттером второго 10 выходного транзистора, его эмиттер связан со второй 7 шиной источника питания через второй 21 дополнительный токостабилизирующий двухполюсник, а коллектор согласован с первой 6 шиной источника питания, база третьего 18 дополнительного транзистора подключена к первому 14 источнику напряжения смещения, его эмиттер связан с первой 6 шиной источника питания через третий 22 дополнительный токостабилизирующий двухполюсник, база четвертого 19 дополнительного транзистора подключена ко второму 15 источнику напряжения смещения, его эмиттер связан со второй 7 шиной источника питания через четвертый 23 дополнительный токостабилизирующий двухполюсник, причем эмиттер первого 16 дополнительного транзистора связан с эмиттером четвертого 19 дополнительного транзистора через первый 24 дополнительный корректирующий конденсатор, эмиттер второго 17 дополнительного транзистора соединен с эмиттером третьего 18 дополнительного транзистора через второй 25 дополнительный корректирующий конденсатор, а коллекторы третьего 18 и четвертого 19 дополнительных транзисторов соединены со входом буферного усилителя 12. Выход 26 буферного усилителя 12 является потенциальным выходом устройства.

Кроме этого, в схеме фиг. 3 входной дифференциальный каскад 1 содержит вспомогательные транзисторы 33, 34, базы которых соединены соответственно с эмиттером первого 16 и эмиттером второго 17 дополнительных транзисторов. Такое схемотехническое решение симметрирует статический режим транзисторов 27, 28, а также транзисторов 30, 31 по напряжениям коллектор-база. Как следствие, это уменьшает систематическую составляющую напряжения смещения нуля, обусловленную влиянием коэффициента внутренней обратной связи транзисторов 27-28 и 30-31.

Рассмотрим работу ОУ фиг.2.

Статический режим транзисторов схемы фиг. 2 обеспечивается первым 9 и вторым 11 источниками опорного тока, третьим 22, четвертым 23, первым 20 и вторым 21 дополнительными токостабилизирующими двухполюсниками, а также источниками опорного тока 32 и 29. Токи первого 9 и второго 11 источников опорного тока выбираются меньше, чем токи источников опорного тока 32 и 29.

При большом импульсном изменении входного напряжения на первом 2 входе ОУ фиг. 2 второй 10 выходной транзистор запирается, а напряжение на базе второго 17 дополнительного транзистора увеличивается, что создает дополнительный импульсный ток через второй 25 дополнительный корректирующий конденсатор, который передается в эмиттер третьего 18 дополнительного транзистора и далее в корректирующий конденсатор 13, что способствует его более быстрому перезаряду.

При отрицательном импульсном изменении напряжения на входе 1 увеличивается напряжение на базе первого 16 дополнительного транзистора, что формирует импульсный ток через первый 24 дополнительный корректирующий конденсатор. Этот ток передается в эмиттер четвертого 19 дополнительного транзистора и далее в корректирующий конденсатор 13. Вследствие указанных выше переходных процессов существенно повышается максимальная скорость нарастания выходного напряжения ОУ (см. таблицы 1, 2, а также графики фиг. 5, фиг.6).

Таблица 1 - Зависимости SR ОУ фиг. 4 от емкостей первого 24 (С₂₄=С_к1) и второго 25 (С₂₅=С_к2) дополнительных корректирующих конденсаторов Значения емкости конденсаторов
Ск1, Ск2 на схеме фиг. 4 SR⁽⁺⁾ переднего фронта SR^(-) заднего фронта С_к1=Ск2=0 пФ 248.7 В/мкс 243.5 В/мкс С_к1=Ск2=50 пФ 4148.1 В/мкс 3294.1 В/мкс

Таблица 2 - Зависимости SR ОУ с токоограничивающим резистором R1=1 кОм (фиг. 7) от емкостей первого 24 (С₂₄=С_к1) и второго 25 (С₂₅=С_к2) дополнительных корректирующих конденсаторов Значения емкости конденсаторов
Ск1, Ск2 на схеме фиг. 7 SR⁽⁺⁾ переднего фронта SR^(-) заднего фронта С_к1=Ск2=0 пФ 245.8 В/мкс 239.3 В/мкс С_к1=Ск2=10 пФ 3353.3 В/мкс 1931.1 В/мкс

Анализ таблицы 2, а также графиков переходного процесса фиг. 9, фиг. 10 показывает, что за счет введения токоограничивающего резистора R1 можно уменьшить перерегулирование переходного процесса при сохранении на достаточно высоком уровне максимальной скорости нарастания выходного напряжения.

Таким образом, заявляемое устройство имеет существенные преимущества в сравнении с ОУ-прототипом по уровню максимальной скорости нарастания выходного напряжения замкнутого ОУ.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. E. J. Wyers, "Accurate Geometric Programming-Compatible Slew Rate Modeling for Two-Stage Operational Amplifier Design Optimization,"2022 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), Shenzhen, China, 2022, pp. 185-189. doi: 10.1109/APCCAS55924.2022.10090335

2. J. Ramirez-Angulo and M. Holmes, "A simple technique to significantly enhance slew rate and bandwidth of one-stage CMOS operational amplifiers,"2002 IEEE International Symposium on Circuits and Systems. Proceedings (Cat. No. 02CH37353), Phoenix-Scottsdale, AZ, USA, 2002, pp. II-II. doi: 10.1109/ISCAS.2002.1011483

Схемы ОУ с двухтактными «перегнутыми» каскодами на биполярных транзисторах

3. Патент US 5.153.529, fig. 1, 1992 г.

4. Патент US 5.140.280, fig. 1, 1992 г.

5. Патент US 5.455.535, fig. 5, 1995 г.

6. Патент US 5.610.557, fig. 1, 1997 г.

7. Патент US 5.770.972, fig. 37, 1998 г.

8. Патент US 5.420.540, fig. 2, 1994 г.

9. Патент US 5.729.177, fig. 1,fig. 2, 1998 г.

10. Патент US 5.523.718, fig. 2, 1995 г.

11. Патент US 4.649.352, fig. 1, fig. 2, 1987 г.

12. Патент US 4.837.523, fig. 1, 1989 г.

13. Патент RU 2319286, fig. 2, 2008 г.

14. Патент US 6.249.153, fig. 9, 2001 г.

15. Патент US 4.766.394, fig. 3, 1988 г.

16. Патент US 5.294.893, fig. 2, 1994 г.

17. Патент US 6.963.244, fig. 8, 2005 г.

18. Патент US 5.963.085, fig. 3, 1999 г.

19. Патент RU 2193273, fig. 2, 2002 г.

20. Патент US 5.291.149, fig. 1, 1994 г.

Схемы ОУ с двухтактными «перегнутыми» каскодами на полевых транзисторах

21. Патент US 5.894.245, fig. 2, 1999 г.

22. Патентная заявка US 2005/0275459, fig. 1, 2005 г.

23. Патент US 5.805.021, fig. 1, 1998 г.

24. Эннс В.И., Кобзев Ю.М. Проектирование аналоговых КМОП-микросхем. Краткий справочник разработчика /Под редакцией канд. техн. наук В.И. Эннса. - М.: Горячая линия-Телеком. - 2005. - С. 206, рис. 3.81

Монографии по теории ОУ

25. Операционные усилители с непосредственной связью каскадов : монография / Анисимов В.И., Капитонов М.В., Прокопенко Н.Н., Соколов Ю.М. - Л.: «Энергия», 1979. - 148 с.

26. Нелинейная активная коррекция в прецизионных аналоговых микросхемах: монография / Н.Н. Прокопенко. - Ростов-на-Дону: Изд-во Северо-Кавказского научного центра высшей школы, 2000. - 222 с.

27. Прокопенко, Н.Н. Архитектура и схемотехника быстродействующих операционных усилителей: монография / Н.Н. Прокопенко, А.С. Будяков. - Шахты: Изд-во ЮРГУЭС, 2006. - 231 с.

Изобретение относится к радиоэлектронике. Технический результат: обеспечение более высоких уровней выходного тока в структуре промежуточного каскада операционного усилителя, перезаряжающего интегрирующий корректирующий конденсатор ОУ во время фронта переходного процесса. Для этого предложен операционный усилитель, в схему которого введены первый (16), второй (17), третий (18) и четвертый (19) дополнительные транзисторы, первый (20) дополнительный токостабилизирующий двухполюсник, второй (21) дополнительный токостабилизирующий двухполюсник, третий (22) дополнительный токостабилизирующий двухполюсник, четвертый (23) дополнительный токостабилизирующий двухполюсник, причем эмиттер первого (16) дополнительного транзистора связан с эмиттером четвертого (19) дополнительного транзистора через первый (24) дополнительный корректирующий конденсатор, эмиттер второго (17) дополнительного транзистора соединен с эмиттером третьего (18) дополнительного транзистора через второй (25) дополнительный корректирующий конденсатор, а коллекторы третьего (18) и четвертого (19) дополнительных транзисторов соединены с входом буферного усилителя (12). 10 ил., 2 табл.

Быстродействующий операционный усилитель на основе комплементарных «перегнутых» каскодов, содержащий входной дифференциальный каскад (1) с первым (2) и вторым (3) входами, а также первым (4) и вторым (5) токовыми выходами, согласованными соответственно с первой (6) и второй (7) шинами источников питания, причем первый (4) токовый выход связан с эмиттером первого (8) выходного транзистора, который через первый (9) источник опорного тока связан с первой (6) шиной источника питания, второй (5) токовый выход соединен с эмиттером второго (10) выходного транзистора, который связан со второй (7) шиной источника питания через второй (11) источник опорного тока, объединенные коллекторы первого (8) и второго (10) выходных транзисторов соединены с входом буферного усилителя (12) и корректирующим конденсатором (13), база первого (8) выходного транзистора подключена к первому (14) источнику напряжения смещения, а база второго (10) выходного транзистора соединена со вторым (15) источником напряжения смещения, отличающийся тем, что в схему введены первый (16), второй (17), третий (18) и четвертый (19) дополнительные транзисторы, база первого (16) дополнительного транзистора соединена с эмиттером первого (8) выходного транзистора, его эмиттер связан с первой (6) шиной источника питания через первый (20) дополнительный токостабилизирующий двухполюсник, а коллектор согласован со второй (7) шиной источника питания, база второго (17) дополнительного транзистора соединена с эмиттером второго (10) выходного транзистора, его эмиттер связан со второй (7) шиной источника питания через второй (21) дополнительный токостабилизирующий двухполюсник, а коллектор согласован с первой (6) шиной источника питания, база третьего (18) дополнительного транзистора подключена к первому (14) источнику напряжения смещения, его эмиттер связан с первой (6) шиной источника питания через третий (22) дополнительный токостабилизирующий двухполюсник, база четвертого (19) дополнительного транзистора подключена ко второму (15) источнику напряжения смещения, его эмиттер связан со второй (7) шиной источника питания через четвертый (23) дополнительный токостабилизирующий двухполюсник, причем эмиттер первого (16) дополнительного транзистора связан с эмиттером четвертого (19) дополнительного транзистора через первый (24) дополнительный корректирующий конденсатор, эмиттер второго (17) дополнительного транзистора соединен с эмиттером третьего (18) дополнительного транзистора через второй (25) дополнительный корректирующий конденсатор, а коллекторы третьего (18) и четвертого (19) дополнительных транзисторов соединены с входом буферного усилителя (12).