Устройство для контроля оперативной памяти Советский патент 1983 года по МПК G11C29/00 

Изобретение относится к запоминающим устройствам.

Известно устройство для контроля оперативной памяти, содержадее схему пуска, регистр числа, счетчик адресов, счетчик циклов, дешифратор цикт : лов, два дополнительных счетчика, схему сравнения, схему регистрации, элемент И и схему осЛганова Ql.

Недостатком этого устройства является: невысокая достоверность контроля.

Наиболее близким к предлагаемому по технической сущности является устройство для контроля оперативной памяти, содержащее первый счетчик, регистр числа и блок управления, подключенные к выходным шинам устройства, счетный триггер и формирователь импульсов, элемент И, основные коммутаторы, полусумматор, дополнительные коммутаторы, второй и третий счетчики С2.

Недостатком данного устройства является невысокая .достоверность конт- . роля, поскольку тест Дождь не проверяет взаимовлияния ячеек, в которых. записаны разряды одного слова, так как во всех разрядах одного слова записывается одинаковая информация,

полнота же проверки взаимовлияния ячеек между разрядами одного слова тестом Адресный код не определена. .Цель изобретения - повышение достоверности контроля.

Поставленная цель достигается тем, что в устройство для контроля оперативной памяти, содержащее блок управления, регистр числа, элемент И,

10 счетный триггер, формирователь импу льсов, ocHOBHbie и дополнительные коммутаторы, сумматор по модулю два и счетчики, причем выходы регистра числа и первого счетчика, выход элемен-

15 та И, и первый выход блока управления являются выхода а1 устройства, выход элемента И подключен к входу первого счетчика, один из выходов которого соединен с первым и второлм входами

20 счетного триггера, выход которого подключен к входу второго счетчика, первым входом сумматора по модулю два и формирователя импульсов, выход которого соединен с инверсным входом ,

25 элемента И, второй выход блока управления соединен с. прямым входом элементаИ, вторым входом формирователя импульсов, третьим входом счетного триггера .и входом третьего счетчика,

30 один из выходов которого подключен к второму входу сумматора по модулю два, выходы основных коммутаторов соединены соответственно с одним из входов регистра числа, другие входы которого подключены к третьеглу выходу, блока .управления, четвертый выход которого соединен с одними из управляющих входов основных комглутаторов, одни из информационных входов которых подколочены соответственно к выходам дополнительных коммутаторов, управляющие и информационные входы которых соединены соответственно с выходами второго и третьего счетчиков, введены регистр сдвига, группа элементов И, группа элементов ИЛИ и элемент задержки, вход которого соединен с выходом сумматора по модулю два, а выход с первыми входами элементов И группы первыми входами элементов ИЛИ группы и информационным входом регистра сдвига, вход синхрониза;ции которого подключен к выходу формирователя импульсов, выходы регистра сдвига соединены с вторыми входами элементов И группы и вторыми входами элементов ИЛИ группы, выходы которых и выходы элементов И группы подключены, соответственно к другим информационным входам основных коммутаторов, другие управляющие входы которых соединены с одним из выходов второго счетчика.. На чертеже изображена функциональная схема предлагаемого устройства. Устройство содержит блок 1 управления с первым выходом 2, регистр 3 числа, выполненный на триггерах 4, первый счетчик 5, имеющий разрядност 11 Bogs А Ч где количество адресов/ счетный триггер б, формирователь 7. импульсов, элемент И 8, второй 9 и третий 10 счетчики, сумматор 11 по модулю два, основные 12 и дополнител ные 13 ког1мутаторы, контролируемое устройство. 14 оперативной памяти, второй выход 15 блока управления, вы ход 16 элемента И, четвертый выход 1 блока управления и другие управляющие входы 18 основных коммутаторов. Устройство содержит также регистр 19 сдвига, элемент 20 задержки, груп пу элементов И 21 и- группу элементов Или 22, количество которых равно N, где N - количество разрядов проверяемой оперативной памяти. 1 Устройство работает следую(дим образом. ; Сигнал с выхода 17 блока 1 обусло ливает выбор коммутаторами 12 одного из двух применяемых в устройстве контрольных тестов : Адресный код Или модифицированный Дождь. При работе устройства в режиме форМирова Ния теста .г дресный код в исходном состоянии все элементы устройства Обнулены. При этом источником информации, записываемой в регистр 3, являются разряды счетчика 10. При нажа-: тии кнопки Пуск в блоке 1 начинает вырабатываться т.актовая последовательность импульсов. В первом подцикле на вход регистра 3 подается информация с определенных разрядов счетчика 10. Счетчик 9 по истечении первого подцикла Перебрасывается в следующее состояние сигналом с выхода триггера б..В. результате этого через коммутаторы 13 на вход регистра 3 поступает информация с других выходов сч.етчика 10, т. е . происходит перемешивание, информации, .записываемой в оперативную память. В каждом последующем подцикле происходит дальнейгаее переключение коммутаторов 13 и дальнейшее перемешивание информации на входе регистра 3. Количество подциклов определяется разрядностью счетчика 9 и количеством управляющих входов ком лyтaтopoв 13, В режиме формирования теста модифицированный Дождь после запуска устройства коммутаторы 12 подключают к входу регистра 3 выходы элементов И 21 либо выходы элементов ПЛИ 22 в зависимости от управляющего ш/шульса на входах 18, поступающего с выхода счетчика 9. В исходном состоянии все элементы устройства, обнулены ( цепи обнуления не показаны 7 и сигнал О на входах 18 коммутаторов 12 подключает к входу регистра 3 выходы элементов И 21. Блок 1 вырабатывает тактовую последовательность импульсов на выходе 15. В первом подцикле счетчики 5 и 10 работают синхронно от одних и тех же тактовых импульсов блока 1. При этом на входах сумматора 11 коды - одинаковые, а на его выходе - низкий уровень. -По окончании подцикла формирователем 7 выделяется задний фронт импульса с выхода триггера б и на элементе И 8 происходит запрет продвижения одного тактового импульса в счетчик 5. В результате второй подцикл в счетчике 5 заканчивается на один такт позже, чем в счетчике 10, и сумматор 11 фиксирует неравнозначность в конце второго подцикла. Импульс 1 с выхода сумматора 11 длительностью в один период тактовой последовательности задерживается элементом 20 задержки также на один период и импульсом с формиро-вателя 7 записывается в первый разряд регистра 19, в остальных разрядах которого по-прежнему записаны О. В этом же подцикле импульсом с выхода формирователя 7 запрещается на элементе И 8 продвижение еще одного импульса тактовой последовательноети к счетчику 5. На первом из элементов И 21 происходит логическое умножение импульсов 1, поступающих с выходов элемента 20 задержки и с первого разряда регистра 19, а чер коммутаторы 12 в регистр 3 записывается 1 в первый разряд и О во все остальные. Соответственно неравнозначность ф сируется в двух последних адресах третьего подцикла. Задержанный на один период импульс 1 с выхода су матора 11 длительностью уже в два периода тактовой последовательности через элемент 20 задержки поступае на входы элементов И 21, Поскольку первом разряде регистра 19 была за сана 1 еще во втором подцикле, то в предпоследнем адресе в регистр 3 записывается 1 ,в первый разряд и в остальные. В последнем адресе импульс с формирователя 7 переписывает 1 во второй разряд регистра 19, записав также 1 и в первый его разряд. Следовательно, в последнем адресе через элементы И и коммутаторы 12 записывается 1 в первый и второй разряды регистра 3. Возникает сдвиг записи 1 на один адрес между соседними разрядам записываемых чисел так называемая ступенька Аналогично в четверто подцикле в последнем адресе записывается 1 уже в три младших разряда регистра 3 и т. д. Таким образом оперативная память; заполненная в первом подцикле всеми нулями ( начиная с последнего адреса}, постепенно заполняется в следующих подциклах единицами. Происходит процесс набегания единиц (характерный для теста Дождь) для каждого разряда оперативной памяти, однако это .заполнение происходит со сдвигом на один адрес для соседних разрядов. Для совокупности всех разрядов oneративной памяти происходит процесс набегания лестницы. Таким образом тест типа: Дождь преобразуется в., модифицированный Дождь, позволяющий проверять взаиморлияние соседнкк разрядов записываемых чисел, чт повьвпает достоверность .контроля опе ративной памяти.Когда, пройдет А подциклов, коды на входе сумматора 11 будут инверсными. Первый разряд оперативной памяти заполняется 1 в(А-1)-м адресе, второй - в (А-2)-м адресе, третий -в (А-З)-м адресе и т. д. Счетчик 9 подключает через коммутато1ил 12 к входу регистра 3 выходы элемен тов ИЛИ 2, В следующие А подциклов код единиц сменяется кодом нулей. Однгисо из-за нгшичия регистра 19 сдвига и элемента.20 задержки в пер вый разряд оперативнбй памяти записывается О в At-Z) -м адресе, во второй - в ( -м адресе и т. д. Полная проверка оперативной памяти происходит за (2АЧ-Н+1 подциклов. Технико-экономическое преимущество Предлагаемого устройства заключает- , ся в его более высокой по сравнению с прототипом достоверности контроля оперативной памяти. Формула изобретения Устройство для контроля оперативной Памяти, содержащее блок управления, регистр числа, элемент И, счетный триггер, формирователь имгпульсов, основные и дополнительные коммутаторы, сумматор по модулю два и счетчики, причем выходы регистра числа и первого счетчика, выход элемента И и первый выход блока управления являются выходами устройства, выход элемента И подключен к входу первого счетчика, один из выходов Iкоторого соединен с первым и вторым входами счетного триггера, выход которого подключен к входу второго счетчика, первым входом сумматора по модулю два и формирователя импульсов, выход которого соединен с инверсным входом элемента И, второй выход блока управления соединен с входом элемента И, вторым входом формирователя импульсов, третьим входом счетного триггера и входом третьего счетчика, один из выходов которого подключен к второму входу сумматора по модулю два, выходы основных коммутаторов соединены соответственно с одними из входов регистра числа, другие входы которого подключены к третьему выходу блока управления, четвертый выход которого соединен с одними из управляющих входов основных коммутаторов, одни из информационных входов которых подключены соответственно к выходам дополнительных коммутаторов, управляющие и информационные входы которых соединены соответственно с выходами второго и третьего счетчиков, о т л и чда ющ е е с я тем, что, с целью повышения достоверности контр.оля, в него введены регистр сдвига, группа элементов И, группа элементов ИЛИ и элемент задержки, вход которого соединен с выходом сумматора по модулю два, а выход - с первыми входами элементов И группы, первыми входами элементов ИЛИ группы и информационным входе регистра сдвига, вход синхронизации которого подключен к выходу формирователя импульсов, выходы регистра сдвига соединены с вторыми входами элементов И группы вторыми входами элементов ИЛИ группы, выходу которых и.выходы элеменов И группы подключены соответственно к другим информационным входам осовных коммутаторов, другие управяющие входы котоЕ«х соединены с одним из выходов второго счетчика. Источники информации, , принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 443414, кл. G 11 С 29/00, 1972. 2.Авторское свидетельство СССР № 547837, кл. G 11 С 29/00, 1975 , (прототип).