Устройство для ввода информации Советский патент 1983 года по МПК G06F3/04 

Изобретение относится к автоматике и вычислительной технике и может быть использовано дли ввода массивов информации по заданным адресам в блоке оперативной памяти.

Известно устройство для ввода инфо 4ации, содержащее передающие линии связи, соединенные с информационными входами феррит-диодной матрицы памяти, - адресные шины которой соединены с выходами первого и второго распределителей импульсов, а выходы - с входами вькодного регистра, первый и второй генераторы Импульсов, выходы которых соединены с входами синхронизации распределителей импульсов, выходы регистра соединены с входами блока памяти

ЦВМС.

К недостаткам известного устройства Ьтносятся большие аппаратурные затраты, а также отсутствие возможности ввода массивов информации, содержащих начальные адреса записи их в блок памяти, что ограничивает область применения данного устройства.

Наиболее близким к изобретению является устройство,содержащее блок управления, дешифратор, счетчик адрёса, блок буферной памяти, блок оперативной памяти, регистр гшреса и входной регистр, входм которого являются соответствующими информационными входами устройства, управляющий вход входного регистра соединен с первым входсж блока управления и является синхронизирующим входом устройства, информационные входы

10 счётчика адреса соединены с соответствующими выходами регистра гщреса, выходы - с соответствующими адфесными входами блока оперативной памяти, инфосмационные вызюды которого

15 являются соответствующими выходами устройства, второй и третий входы блока управления являются соответственно первым и вторым управляющими входами устройства, первый, второй

20 и третий выходы блока-управления соединены соответственно с перзьм и вторым управляющими входами блока оперативной .памяти и счетным вход(1 счетчика, адреса .

25

К недос таткам этого устройства относится его сложность,обусловленная наличием двух систем выборки-преобразования информации в блоке буферной памяти, что исключает возмож30ность применения в устройстве стандартных микросхем памяти и увеличивает аппаратурные затраты на селекцию элементов подмассивов числовой и адресной информации. Цель изобретения - упрощение уст ройства. Указанная цель достигается тем, что в устройство для ввода информации, содержащее блок управления, де шифратор, счетчик адреса .блок буферн памяти, блок оперативной памяти, ре гистр адреса и входной регистр, входы которого являются соответствующими информационными входами устройства, управляющий вхо входного регистра соединен с, первым входом блока управления и яв ляется синхронизирующим входом устройства, информационные входы счетчика адреса соединены с соответству щими выходами регистра адреса, выходы - с соответствующими адресными входами блока оперативной памяти, и формационные выходы которого являют соответствующими выходами устройства, второй и третий входы блока управления являются соответственно первым и вторым управляющими входам устройства, первый, второй и третий выходы блока управления соединены соответственно с первым и вторым уп равляющими входами блока оперативной памяти и счетным входом счетчи. ка адреса, введены регистр числа, счетчик чисел и счетчик разрядов, первый и второй элементы 2И-ИЛИ, первый, второй, третий и четвертый элементы ИЛИ, первый и второй триггеры, причем выход младшего разряда входного регистра соединен с информационным входом блока буферно памяти, выходы счетчика чисел и сче чпка разрядов соединены соответстве но с входами младших и старимх разр дов адреса блока буферной памяти,выход которого соединен с информационны входом регистра числа, первый управляющий вход устройства соединен с первыми установочными входами первого и второго триггеров, а также с установочными входами счетчиков адреса, чисел и разрядов, четвертый выход блока управления соединен с первыми входами первого и второго элементов 2И-ИЛИ и входами синхронизации входного регистра и регистра числа, пятый выход - с первым управляющим вуодом блока буферной памяти, шестой - с входами первого и второго элементов 2И-ИЛИ и с вторлм управляющим входом блока бу ферной памяти, седьмой выход с входами синхронизации первого и второго триггеров и регистра адреса управляющий вход которого соединен с прямым выходом первого триггера, информационный вход - с адресным входом устройства, второй управляющий вход устройства соединен с управляющим входом счетчика адреса, выходы которого соединены с соответствующими входами дешифратора, выходы с первой по четвертую групп дешифратора соединены с входами групп соответственно первого, второго, третьего и четвертого элементов ИЛИ, выходы первого и второго элементов ИЛИ соединены соответственно с единичным входом и с вторым установочным входом первого триггера, а выходы третьего и четвертого элементов ИЛИ - с единичным входом и с вторым установочным входом второго триггера, третьи входы первого и второго элементов 2И-ИЛИ соединены с вторым выходом блока управления, выход переноса счетчика числа соединен с четвертым входом блока управления и четвертым входом второго элемента 2И-ИЛИ, выход переноса счетчика разрядов соединен с пятым входом блока управления и с четвертым входом первого элемента 2И-ИЛИ, прямой выход второго триггера соединен с шестым входом блока управления и с пятым входом первого элемента 2И-ИЛИ, выходы первого и второго элементов 2И-ИЛИ соединены соответственно со счетными входами счетчика чисел и счетчика разрядов. Креме того, блок управления содержит формирователь импульсов, третий и четвертый триггеры, третий, четвертый и пятый элементы 2И-ИЛИ, первый, второй и третий элементы И, первый и второй элементы задержки, пятый элемент ИЛИ, причем вход первого элемента задержки является первым входом блока, единичный вход третьего триггера является вторым входом блока и соединен с обнуляющим входом четвертого триггера и с установочным входсм формирователя импульсов, установочный вход третьего триггера и первый вход пятого элемента ИЛИ объединены и являются третьим входом блока, вход второго элемента задержки и первый вход третьего элемента 2И-ИЛИ объединены и являются четвертым входом блока, первый вход первого элемента И и первый вход четвертого элемента 2И-Ш1И являются соответственно пятым и шестым входами блока, прямой выод четвертого триггера соединен с ервыми входами пятого элемента 2И-ИЛИ и второго элемента И, выход оторого является первым выходом блоа, прямой выход третьего триггера оединен с вторыми входами третьео, четвертого и пятого элементов И-ИЛИ и является шестым выходом лока, инверсный выход третьего риггера соединен с треть11ми входаи третьего, четвертого и пятого лементов 2И-ИЛИ, с вторым входом первого элемента И и является вторым выходом блока, третий выход блока соединен с выходом пятого элемента 2И-ИЛИ, первый выход фор.мирователя импульсов соединен с четвертым и пятьцу входами четвертого элемента 2И-ИЛИ и с вторым входом второго элемента И, второй выход с четвертым входом пятого элемента 2И-ИЛИ, третий выход - со счетньом входом второго триггера и с первым входом третьего элемента И, выход четвертого элемента 2И-ИЛИ является пятым выходом блока, выход первого элемента задержки соединен с вторым входом пятого элемента ИЛИ и является седьмым выходом блок а, выход пятог элемента ИЛИ- соединен с входом пуска формирователя импульсов, вход остано ва которого соединен с выходом треть его элемента 2И-ИЛИ, четвертый вход третьего элемента 2И-ИЛИ соединен с выходом второго элемента задержки, выход первого элемента И соединен с единичным входом четвертого триггера пятый вход пятого элемента 2И-ИЛИ соединен с первым входом блока, инверсный выход четвертого триггера соединен с вторым входом третьего -эл мента Hf выход которого является чет вертым выходом блока. На чертеже представлена схема пре лагаемого устройства. Устройство содержит блок 1 управления, дешифратор 2, счетчик 3 адреса, счетчик 4 числа и счетчик 5 ра рядов, блок 6 буферной памяти, блок оперативной памяти, регистр 8 адреса, входной регистр 9, регистр 10 числа, информационные входы 11 устройства, вход 12 синхронизации устро ства, информационные выходы 13устро ства, управляющие входы 14 и 15 уст ройства, адресный вход 16, элементы 2И-ИЛИ 17-21, элементы ИЛИ 22-26,три геры 27-30, формирователь 31 импульсов, элементы И 32, 33 и 34, элементы 35 и. 36 задержки. Работа устройства осуществляется следующим образом. Сигнал Начало информации, пост пающий на вход 14, устанавливает в нулевое состояние счетчики 3,4 и триггеры 27, 28 и 30, в единичное состояние - триггер 29 и в исходное состояние - формирователь 31 импуль срв. Единичный сигнал на прямом вых де триггера 29 переводит в режим за писи блок 6 буферной памяти. По i-м ( 1, ...,К, где к - количество строк в исходном информационном мас сиве ) сигнсшу Синхронизация на в де 12 производится параллельная запись в. регистр 9 элементов 1,...,т 1-й информационной строки м ассива, поступающих на информационные входы 11. По данному же сигналу, прохо дящему через элемент 2И-ИЛИ 21, уве ичивается на единицу содержимое счетчика 3 адреса. Дешифратор 2 расшифЕ)овывает содержимое f младших разрядов счетчика 3 ( р / 8oqj j) Ее-, ли вводимая строка является начальной в j-и группе строк (,...,t , де Ч; - количество групп строк, соержащих числовую информацию, деифратор 2 вырабатывает сигнал разешения установки триггера 28 в единичное состояние, поступающий через j -и вход элемента ИЛИ 24 на S -вход триггера 28. Далее сигнал Синхронизация, пройдя через элемент 35 задержки (величина задержки определяется временем переходных процессов в. счетчике 3, дешифраторе 2 и элементе ИЛИ 24Л поступает на С-вход триггера 28 и устанавливает его в единичное состояние, сохраняющееся на время записи в блок 6 буферной памяти элементов j-й группы строк. Проходя через элемент ИЛИ 26 сигнал Синхронизация запускает формирователь 31 импульсов. В первом цикле работы формирователя 31 импульсов при совпадении сигнала с его первого выхода с единичными сигналами с прямых выходов триггеров 28 и 29 срабатывает элемент 2И-ИЛИ 20 и производится обращение к блоку 6 буферной па.1яти и запись в него первого элемента информационной строки, содержащейся в регистре 9. По сигналу с третьего выхода формирователя 31, проходящему через элемент 34, осуществля- ется сдвиг на один разряд содержимого регистра 9. При совпадении сигнала с выхода элемента И 34 с единичными сигналами триггеоов 28 и 29 срабатывает элемент 2И-ИЛИ 17 и увеличивает на единицу содержимое счетчика 4 чисел. В циклах 2 ,. . .,т работы формирователя 31 производится последовательная запись в блок 6 буферной памяти элементов 2,...,m начальной строки j-й группы строк информационного массива. Запись производится аналогично записи первого элемента . В цикле работы формирователя счетчик 4 чисел вырабатывает сигнал переноса, который, проходя через элемент 2И-ИЛИ 18, увеличивает на еди- . ницу содержимое счетчика 5, а проходя через элемент 2И-ИЛИ 19 на вход стопа формирователя 31, останавливает его работу. Запись последующих строк j-и группы информационного массива в блок 6 буферной памяти происходит аналогично записи начальной строки. При поступлении строки, следующей за j-й группой строк, дешифратор 2 вырабатывает сигнал разрешения установки триггера 28 в нулевое состояние, поступающий на J-й вход элемента ИЛИ 25 и далее на Р-вход триггера 28. Сигнал Синхронизация, проходя через элемент 35 задержки поступает на С-вход триггера 28, ус навливая его в нулевое состояние, запрещающее обращение к блоку б буферной памяти и работу счетчика 4. , Если вводимая строка является на чальной в -и группе строк (F 1, fb , где р) -количество групп строк содержащих адресную информацию в элементах. дешифратор 2 вырабатывает сигнал разрешения установки триг гера 27 в единичное состояние, поступающий через t-и вход элемента ИЛИ 22 на 5-вход триггера 27. Сиг.нал Синхронизация, проходя через элемент 35 задержки, поступает на С-вход триггера 27 и устанавливает этот триггер в единичное состояние, единичный сигнал с него поступает на вход разрешения сдвига регистра 8. Ввод начального и последу щих элементов (разрядов) адресной информации -и группы осуществляСинхронизацияется по сигналу проходящему через элемент 35 задерж ки на вход синхронизации сдвига регистра 8. При поступлении строки, следующей за 8-й группой строк, дешифратор 2 вырабатывает сигнал разрешения установки триггера 27 в нулевое состояние, поступающий через С-и вход элемента ИЛИ 23 на R-вход триггера 27. Сигнал Конец массива информации поступающий на вход 15 после передачи последней строки массива инфор мации, переписывает адресную информацию (код адреса) из,регистра 8 в счетчик 3, устанавливает в нулевое состояние триггер 29, сигнал с единичного выхода которого перев9дит блок б буферной памяти в режии считывания, а сигнал с нулевого выхода переводит блок 7 оперативной п мяти в режим записи.Проходя через элемент ИЛИ 26, сигнал Конец масси ва информации запускает формирователи 31 импульсов. Далее осуществля ется m циклов переписи числовой информации из блока б буферной памяти в блок 7 оперативной памяти, каждый из которых состоит из п+1 циклов работы формирователя 31 импульсов. В циклах 1,...,п работы формирователя (п - общее число разрядов содержащихся в группах 1,...,t числовой информации) по сигналам с его первого выхода, проходящим через эл мент 2И-ИЛИ 20, происходит обращение к блоку б буферной памяти. По сигналам с третьего выхода формирователя 31, проходящим через элемент И 34,осуществляется последовательный ввод считанных из блока 6 разрядов числа в регистр 10 числа. По данным же сигналам, проходящим че рез элемент И 34 и элемент 2И-ИЛИ 18 увеличивается содержимое счетчика 5 разрядов. В цикле п работы формирователя 31 образуется сигнал перено- са.на выходе счетчика 5 разрядов, .который, проходя через элемент 2И-ИЛИ 17, увеличивает на единицу содержимое счетчика 4 чисел. Сигнал переноса счетчика 5, проходя через элемент И 32, устанавливает в единичное состояние триггер 30, единичный сигнал которого подготавливает к срабатыванию элементы И 33 и 2И-ИЛИ 21, а нулевой - закрывает элемент И 34. В цикле п +1 работы формирователя 31 по сигналу с его.первого вькода, проходящему через элемент И 33, производится обращение к блоку 7 оперативной памяти, при котором в блок 7 записывается число, содержащееся, в регистре 10. По сигналу с второго выхода формирователя 31, проходящему через элемент 2И-ИЛИ 21, прибавляется единица к содержимому счетчика 3 адреса, а по фронту спада сигнала с третьего выхода формирователя 31 устанавливается в нулевое состояние триггер 30. В цикле П)(п +1) - 1 работы формирователя 31 импульсов вырабатываются сигналы переноса на выходах счетчиков 4 и 5, Действие сигнала переносас выхода счетчика 4, проходя через элемент 36 задержки и элемент 2И-ИЛИ 19 на вход стопа формирователя 31 останавливает его работу по исполнению цикла n(t}+ IX Таким образом, предложенно|ё устройство выполняет ввод числовой информации в блок оперативной памяти по сопровождающим ее адресам, значительно сокращая при этом аппаратурные, затраты на построение блока, буфернойпамяти и дешифратора групп строк, содержащих числовую или адресную инфор 4ацию. Технико-экономическая эффективность от применения предложенного устройства заключается в том, что по сравнению с прототипом, являющимся базовым объектом, предложенное устройство имеет меньший объем оборудования. Формула изобретения 1 .Устройство для ввода информации, содержащее блок управления, дешифатор, счетчик адреса, блок буферной памяти, блок оперативной памяти, регистр адреса и входной регистр, входы которого являются соответствующими информационными входами устройства, управляющий вход входного регистра соединен с первым входом блока управления и является синхронизирующим входом устройства, информационные входы счетчика адреса соединены с соответствующими выходами регистра адреса, выходы - с соответствующими адресными входами блока

оперативной памяти, информационные выходы которого являются соответствующими выходами устройства, второй и третий входы блока управления являются соответственно .первым и вторым управляющими входами устройства , первый, второй и третий выходы блока управления соединены соответственно с первым и вторым управляющими входами блока оперативной памяти и счетным входом счетчика адреса, отличающееся тем, что, с целью упрощения устройства , в него введены регистр числа, счетчик числа и счетчик разрядов, первый и второй элементы 2И-ИЛИ, первый, второй, третий и четвертый элементы ИЛИ, первый и второй триггеры, причем выход младшего разряда входного регистра соединен с информационным ёходом блока буферной памяти, выходы счетчика числа и счетчика разрядов соединены соответственно с входами младших и старших разрядов адреса блока буферной памяти, выход которого соединён с информационным входом регистра числа, первый управляющий вход устройства соединен с первыми установочными входами первого и второго триггеров, а также с установочными входами счетчиков адреса, чисел и разрядов, четвертый выход блока управления соединён с первыми входами первого и второго элементов 2И-ИЛИ и входами синхронизации входного регистра и регистра числа,- пятый выход - с первым управляющим входом блока буферной памяти, шестой - с вторьми входами первого и второго элементов 2И-ИЛИ и с вторым управляющим входом блока буферной памяти, седьмой, выход - с входами синхронизации первого и второго триггеров и регистра адреса, управляющий вход которого соединен с прямым выходом первого триггера, информационный вход с адресным входом устройства, второй управляющий вход устройства соединен с управляющими входом счетчика адреса выходы которого соединены с соответствующими входами дешифратора, выходы первой, второй, третьей и четвертой групп дешифратора соединены с входами групп соответственно первого, второго, третьего и четвертого элементов ИЛИ, выходы первого и второго элементов ИЛИ. соединены соответственно с единичным входом к- с вторым установочным входом первого триггера, а выходы третьего и четвертого элементов ИЛИ - с единичным входом и с вторым установочным входом второго триггера, третьи входы первого и второго элементов. 2И-ИЛИ соединены с вторьм выходом §лока управления, выход переноса счетчика числа соединен с

четвертым входом блока управления и четвертым входом второго элемента 2И-ИЛИ, выход переноса счетчика разрядов соединен с пятым входом блока управления и с четвертым входом первого элемента 2И-ИЛИ, пр5мой выход второго триггера соединен с шестым входом блока управления и с пятым входе первого элемента 2И-ИЛИ, выходы, первого и второго элементов 2И-ИЛ соединены соответственно со счетными входами счетчика чисел и счетчика разрядов,

2. Устройство по П.1, отличающееся тем, что блок управления содержит формирователь.импульсов, третий и четвертый триггеры третий, четвертый и пятый элементы 2И-ИЛИ, первый, второй и третий элементы И. первый и второй элементы задержки, пятый элемент ИЛИ, причем вход первого элемента задержки является первым входом блок.а,единичный вход третьего триггера является вторым входом блока и соединен с обнуляющим входом четвертого триггера и с установочным входом формирователя импульсов, установочный вход третьего триггера и первый вход пятого элемента ИЛИ объединены и являются третьим входом блока, вх второго элемента задерзйеи и первый вход третьего элемента 2И-ИЛИ объединены и являются четвертым входом блока, первый вход первого элемента И и первый вход четвертого элемента 2И-ИЛИ являются соответственно пятым и шестым входами блока, прмой выход четвертого триггера соединен с первым входами пятого элемента и второго элемента И, выход которого является первым выходом блока,. прямой выход третьего триггера соединен с вторыми входами третьего, четвертого и пятого элементов 2И-ИЛИ и является шестым выхдом блока, инверсный выход третьего триггера соединен с третьими входами третьего, четвертого и пятого элементов 2И-Ш1И, с вторьм входом первого элемента И и является вторым выходом блока, третий выход блока соединен с выходом пятого элемента 2И-ИЛИ, первый выход формирователя импульсов соединен с четвертым и пятым входами четвертог элемента 2И-ИЛИ и с зторам входом второго элемента И, второй выход с четвертым входом пятого элемента 2И-ИЛИ, третий выход - со счетным входом второго триггера и с первым входом третьего элемента И. выход четвертого элемента 2И-ИЛИ является пятьо 1 выходом блока, выход перрого элемента задержки соединен с вторым входом пятого элемента ИЛИ и является седьмьвл выходом блока, вход пятого элемента ИЛИ соединен

с входом пуска формирователя импульсов , вход останова которого соединен с выходом третьего элемента 2И-ИЛИ, четвертый вход третьего элемента соединен с выходом второго элемента задержки, выход первого элемента И соединен с единичным входом четвертого триггера, пятый вход пятого элемента 2И-ИЛИ соединен с первым входом блока, инверсный выход четвертого триггера соединен с вторым входом третьего элемента И, выход которого является четвертым выходом блока.

Источники информации, принятые во внимание при экспертизе

1.В.Н.Овчинников.Устройство автоматического обмена информацией. М., Э., 1971, с,144, рис.5-12.

2.Устройство УС-НОЗУ-3.Государственная регистрация № X 60484 (прототип).