Запоминающее устройство с самоконтролем Советский патент 1986 года по МПК G11C29/00 

зрвателей 11-13 кодов и связанных с ними цепей управления (формирователя 20 управляющих сигналов, элементов 18 и 19 задержки), служащих соответственно для преобразования адресов,

1

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ) .

Цель изобретения - повышение надежности устройства.

На чертеже изображена структурная схема ЗУ с самоконтролем.

Устройство содержит накопитель 1, имеющий информационную емкость, не менее, чем в два раза превьшающую требуемую для решения задач, регистр

2адреса, выходной регистр 3 числа, блок 4 контроля на четность, регистр

3кoJHтpoльнoй информации, представ- ляюший собой регистр последовательного сравнения, формирователь 6 сигналов ошибки, триггер 7, первый элемент 8 задержки,элемент ИЛИ 9, второй элемент 10 задержки, первую

11 ,...,11, вторую 1 . ,. . . , 1 2 и третью 13,...,13 группы преобразо вателе кодов, {где ы - количество разрядов кода адреса, и- количество разрядов данных, включая контрольный разряд) и входной регистр 14 числа. Каждый из указанных преобразователей содержит элемент И-НЕ 15, элемент И 16 и дополийтельньш элемент ИЛИ 17 Устройство также содержит третий 18 и четвертый 19 элементы задержки, формирователь 20 управляющих сигналов , выполненный в виде дифференцирующего элемента.

Формирователь 6 содержит элемент НЕ 21, дополнительный триггер 22, группу элементов И 23-25 с первого по третий соответственно и дополнительный элемент И-НЕ 26.

Устройство имеет адресные входы 27, информационные входы 28, первьй 29 и второй 30 управляющие входы, информационные выходы 31 и управляю- пре выходы: выход 32 сигнала Готовность, выход 33 сигнала Разрешение

записываемой и считываемой информации, позволяет обеспечивать обнаружение всех кратных и некратных ошибок и исправление всех некратных ошибок. 2 3.п. ф-лы, 1 ил.

0

считьгоания, выход 34 сигнала Кратная ошибка, выход 35 сигнала Одиночная ошибка и выход 36 сигналов Неисправные разряды.

Устройство работает следукяцим образом.

В накопитель 1, состоящий из БИС оперативной или электрически программируемой памяти, количество адресов в каждой и-з которых по крайней мере в два раза превьш1ает необходимую для обеспечения работы вычислительного устройства, производится запись информации. При этом на входы ЗУ посту5 пает от арифметического или программирующего устройства (не показаны) код адреса по входам 27, код записываемого числа по входам 28, включая код контрольного разряда, признак записи по входу 30.

После поступления на вход 29 управляющего сигнала (Запрос ЗУ) по его переднему фронту происходит запись входной информации в регистры

2 и 14. Триггер 7 устанавливается в положение,соответствующее адресам первой половины накопителя. Через формирователь 20 происходит установка в исходное состояние триггера 22

0 формирователя 6 сигналов ошибки и всех триггеров регистра 5. Управляю- ш:ий сигнал с входа 29 через элемент ИЛИ 9 и элемент 18 задержки поступает также на входы выбора кристалла

5 всех БИС ЗУ в момент времени, когда на адресные и информационные входы всех БИС накопителя уже подан код адреса и числа.

Таким образом, в накопитель 1 в

0 первом такте работы устройства информация в соответствующие адреса запи- сывается в прямом коде. По истечении времени, определяемого элементом 8 задержки, переключается триггер 7.

3

При этом в блоках 11 и 3 разрешается прохождение кодов адреса и запис ваемогЪ числа по цепи: элементы И-Н 15 , элементы ИЛИ 17.

На соответствующие входы накопителя 1 во втором такте обращения к ЗУ оказывается приложенным инверсны код адреса и инверсный код записываемого числа. Задержанный на элементе 8 задержки сигнал запроса через элемент ИЛИ 9 и элемент 18 задержки поступает на входы выбора кристалла всех БИС накопителя 1. При этом инверсный код числа записывается в адрес, код которого инверсен коду адреса, по которому произведена запись числа в первом такте обращения к ЗУ. Этот адрес схематех нически и топологически привязан к совершенно другим, чем в первом такте, строкам и столбцам матрицы накопителя 1 и выбирается совершенно другими ячейками дешифраторов строк и столбцов,-По истечении времени, определяемого элементом 10 задержки на выходе устройства 32 появляется сигнал Готовность, разрешающий следующее обращение к ЗУ. Аналогичным о бразом производится запись информации во все адреса ЗУ.

При считывании информации на вхо ЦзI ЗУ поступает от арифметического устройства код адреса по входам 27 и признак считывания по входу 30.

По переднему фронту поступающего на вход 29 управляющего сигнала производится запись в регистр 2 кода адреса . Триггер 7 устанавливается в положение, соответствующее адресам первой половины накопителя, через формирователь 20 подтверждается исходное состояние триггера 22 формирователя 6 сигналов ошибки и всех триггеров регистра 5. Управляющий сигнал с входа 29 через элемент ИЛИ 9 и элемент 18 задержки поступает также на входы выбора кристалла всех БИС ЗУ в момент времени, когда на адресные входы всех БИС накопителя уже поданы код адреса старшего разряда с триггера 7 и коды адреса всех остальных разрядов с регистра 2 через элементы И 16 и элементы ИЛИ 17 соответствующих блоков 11. На соответствующие входы каждой БИС накопителя 1 подан также признак считывания с входа 30.

495924

По истечении времени, равного времени выборки БИС накопителя, считанная информация через элементы И 16 и ИЛИ I7 блока 12 поступает на 5 входы регистра 3, на управляющий

вход которого поступает также управляющий сигнал с выхода элемента ИЛИ 9 через элемент 19 задержки, обеспечивающий задержку этого сигнала от носительно выбора кристалла на время, превьш1ающее время выборки информации из накопителя и время контроля на четность в блоке 4. По переднему фронту этого сигнала считанная инфор- мация заносится в регистр 3. Считанная информация поступает также на входы блока 4, в том числе и информация с контрольного разряда.

Если свертка по модулю два совпа- 20 дает с информацией, считанной из

контрольного разряда, с выхода 33 в арифметическое устройство передается сигнал Разрешение считывания, вы- рабатьшаемьш элементом И 23. В про тивном случае сигнал Разрешение считывания не вырабатывается. В обоих случаях производится повторное считывание информации из поставленного в соответствие адреса другой половины

0 каждой БИС, для чего по истечении времени, определяемого задержкой запроса в элементе 8 задержки, формируется повторный запрос, поступающий через элемент ИЛИ 9 и элемент 18 за5 держки на вход выбора кристалла каждой БИС. Задержанный на элементе 8 задержки управляющий сигнал перебрасывает триггер 7, в результате чего обеспечивается выбор другой половины

0 накопителя и подача на адресные входы каждой БИС инверсного кода адреса по цепям: выход регистра 2, элементы И-НЕ 15 и элементы ИЛИ 17.Информация, считанная из другой

5 половины накопителя по инверсному адресу, инвертируется, т.е. восстанавливается до прямой, так как записана во второй половине накопителя в инверсном коде, и через элементы ИЛИ

0 17 поступает на входы регистра 3, где она записывается передним фронтом управляющего сигнала, задержанным на элементе 19 задержки, и на входы блока 4 , где она контролируется по моду5 лю два.

Если при первом или втором считывании блоком 4 обнаруживается одиночная или любая некратная ошибка, то

формирователь 6 вырабатывает соответствующий сигнал следующим образом. На один из входов элемента И 23 посл проверки считанной информации на четность поступает сттнал ошибки от блока 4, а на другой вход - управляющий сигнал с элемента 19 задержки, При этом на выходе 33 сигнал разрешения считЬгоания отсутствует, а через элемент НЕ 21 срабатьгоает элемент И 25, в результате чего на его выходе, соответствующем выходу 35 устройства появляется сигнал одиночной (некрат ной ) ошибки,.

В зависимости от результатов контроля возможны следующие варианты.

Одиночная или любая некратная ошибка зафиксирована только при первом считьшании. Тогда с выхода 35 в арифметическое устройство и на пульт оператора (не показан) поступает сигнал одиночной ошибки. При повторном считьшании из другой половины накопителя на выходе 33 появ- ляется сигнал Разрещение считывания ,

Одиночная ошибка зафиксирована толысо при повторном считывании. На выходе 35 появляется сигнал одиноч- ной ошибки, В этом случае считанная при первом такте информация уже используется арифметическим устройством, а полученная с выходов 36 информация о неисправных разрядах мо- жет быть использована оператором или автоматом дпя контроля за состоянием резерва.

Одиночная ошибка обнаружена при первом и втором считывании. Эта си- туация соответствует отказу основного и резервного адреса накопителя 1, и вопрос о дальнейшем его использовании решается в зависимости от наличия в системе других средств анализа и коррекции обнаруженной

н еиспр ав но сти, I

При первом и втором считывании контроль по модулю два показывает отсутствие одиночных (некратных) ошибок. В этом случае арифметическое устройство использует информацию, полученную при первом считывании, но в ЗУ производится контроль на отсутствие кратных ошибок следую щим образом: информация при первом и втором считьшании поступает на р егистр 5, каждый разряд которого

представляет собой триггер со счетным входом. Запись информации в каждый разряд регистра 5 производится по переднему фронту сигнала, поступающему с элемента 19 задержки.

Если на любой триггер регистра 5 от накопителя при двух последовательных обращениях подается дважды сигнал Лог, О, то его исходное состояние сохраняется, если же дважды сигнал Лог, 1, то состояние триггера со счетным входом изменяется дважды и после второго считывания соответствует исходному. Поэтому при совпадении информации первого и второго считывания на каждом выходе 36 устанавливается сигнал Лог. 1, что соответствует отсутствию неисправности во всех разрядах накопителя. Если в каких-либо разрядах информация при двух последовательных считываниях различается, то на выходах 36 этих разрядов устанавливается сигнал, инверсный по отношению к исправным разрядам. Тогда на выходе элемента И-НЕ 26 вырабатывается сигнал ошибки. Этот сигнал поступает на один из входов элемента И 24, на другой вход которого подают сигнал Готовность, Поэтому после второго считывания на выходе 34 устанавливается сигнал Кратная ошибка.

Таким образом, при отсутствии ошибок на выходах 34 и 35 устанавливается (сохраняется ) О, свидетельствующий об отсутствии неисправности Если в любой половине накопителя имеется одиночная (некратная ) ошибка, то на выходе 35 устанавливается сигнал одиночной ошибки (1 X а на выходе 34 - О, так как формирователь 6 формирует сигнал кратной ошибки при несравнении сигналов считывания в разрядах при условии отсутствия ошибки при контроле по модулю два, что определяется состоянием элемента И 24 и триггера 22, При появлении кратной ощибки, характеризуемой сигналом несравнения в разрядах при отсутствии ошибки при контроле по модулю два, на выходе 35 сохраняется О, а на выходе 34 появляется 1, С выходов 36 в арифметическое устройство и на пульт оператора выводится информация о неисправных разрядах для оценки состояния накопителя 1 и принятии мер по корректировке кратных ошибок, если в системе предусмотрены необходимые для этого аппаратные или программные средства.

Разрешение на последующие обраще- ния к памяти по окончании второго считывания и операции контроля выдается по вьпсоду 32.

Формула изобретения

1. Запоминающее устройство с самоконтролем, содержащее регистр адреса входной и выходной регистры числа, регистр контрольной информации, фор- мирователь сигналов ошибки, элемент ИЛИ, элементы задержки, блок контроля на четность, триггер и накопитель первый вход которого подключен к первому выходу триггера, первый вход которого и первые входы входного регистра числа, регистра адреса, элемента ИЛИ и вход первого элемента задержки являются первым управляющим входом устройства, выход первого эле- мента задержки подключен к вторым входам триггера и элемента ИЛИ и к входу второго элемента задержки, выход которого соединен с первым входом формирователя сигналов ошиб- ки, вторые и третьи входы которого соединены соответственно с выходами регистра контрольной информации и блока контроля на четность, входы

которых соединены с первым входом выходного регистра числа, второй вход регистра адреса является адресным входом устройства, управляюш - ми выходами которого являются выходы регистра контрольной информации, формирователя сигналов ошибки и второго элемента задержки, отличающееся тем, что, с целью по- вьш1ения надежности устройства, в него введены три группы преобразова- телей кодов с первой по третью, формирователь управляющих сигналов, третий и четвертый элементы задержки, причем первые и вторые входы преобразователей кодов соединены с первым и вторым выходами триггера, тр.етьи входы преобразователей кодов второй группы соединены с выходами накопителя, выходы преобразователей кодов первой и третьей групп соединены соответственно с вторым и треть

ВНИИПИ Заказ 4333/53

Тираж 543 Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4

j

10

15 20 25 ЗО

35

40

5

0

5

им входами накопителя, четвертый вход которого является вторым управляющим входом устройства, вьрсоды преобразователей кодов второй группы соединены с входами блока контроля на четность, третьи входы преобразователей кодов первой и третьей групп подключены соответственно к выходам регистра адреса и входного регистра числа, выход элемента ШШ соединен с входами третьего и четвертого элементов задержки, выход третьего элемента задержки подключен к пятому входу накопителя, выход четвертого элемента задержки соединен с вторыми входами регистра контрольной информации и выходного регистра числа и четвертым входом формирователя сигналов ошибки, пятый вход ко- .торого подключен к третьему входу регистра контрольной информации и выходу формирователя управляющих сигналов, вход которого соединен с первым управляющим входом устройства.

2.Устройство по п. 1, о т л и- чающее ся тем, что каждьй из преобразователей кодов содержит мент И-НЕ, элемент И и дополнительный элемент ИЛИ, выход которого является выходом преобразователя, а входы подключены к выходам элемента И и элемента И-НЕ, входы которых являются входам преобразователя.

3.Устройство по п. 1, о т л и- чающееся тем, что формирователь сигналов ошибки содержит группу элементов И с первого по третий, дополнительный элемент И-НЕ, элемент НЕ и дополнительный триггер, причем выход дополнительного элемента И-НЕ подключен к первому входу второго элемента И группы, второй вход которого соединен с первым выходом дополнительного триггера, выход элемента НЕ подключен к одному из входов третьего элемента И группы, второй выход дополнительного триггера и выходы элементов И группы являются выходами формирователя, входами которого являются входы дополнительного элемента И-НЕ и триггера, входы элемента НЕ и первого элемента И группь, а также третий вход второго элемента И и другие входы первого и третьего элементов И группы.

Тираж 543 Подписное

Ужгород, ул. Проектная, 4

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых микро - процессорных системах. Цель изобретения - повьшение надежности устройства за счет использования информационной избыточности современных БИС ЗУ. Введение в запоминающее устройство с самоконтролем преобра(О