Запоминающее устройство Советский патент 1983 года по МПК G11C11/00 

входами и выходами которого являются соответственно первый и второй входы элемента ИЛИ и выходы первого и второго элементов И.

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО; содержащее основной регистр адреса,входной регистр, данных и блок управления, ОДНИ из входов которых явля.ются соответственно адресными, ин-. формационными и управляющим входами устройства, блоки местногс управления, первые входы, которыхсоединены с другим входом блока управления и является входом обращения устройства,. первый и второй дешифраторь адреса, накопитель, один из входов которого подключены к вых.одам формирователей сигналов выборки слов,-другие входы к выходам формирователей разрядных сигналов, а выходы - к входам усилителей считывания,, выходы которых соедин.ены с входами выходного регистра данных, причем одни из выходов блока управления подключены соответств.еино к другим входам входного регистра данных и к другим входам основного регистра адреса, выходы которого сое- динены с входами первого де.шифратора адреса,, первый и второй выходы первого блока .местного управления подключены соответственно к управляю.щим входам формирователей разрядных сигналов и к управляющим входам формирователей сигналов выборки слов/ первый и второй выходы второго блока местного управления соединены соответственно с управляющими.входами усилителей считывания и с вторым ; .входом третьего блока местного управления, выход ко.торого подключен к управляющему входу выходного регист.ра да«ных, о т л и ч а ю щ е ее я тем, что, с целью повышения быстродействия устройства, введены дойолнитёль1ные регистры адреса, логические блоки и группы регистров сдвига| причем одни из входов дополнительных регистров адреса подключены к выходам логических блоков, первые входы которых соединены с первыми входами регистров.сдвига групп и другим входом блока управления, вторые и третьиВХОДЫ логических блоков подключены к разрядным выходам ре- гистров сдвига первой группы, .второй С/) вход которых соединен с другим вы- . ходом блока управления, а управляющие выходы подключены соответственно к вторым входам первого и .второго блоков местного управления, другие входы первого дополнительного ре.гистра адреса соединены с. выходами первого дешифратора адреса, а выходы - с входами второго дешифратора адреса, выходы которого соединены с О) входами второго дополнительного ре- . 00 гистра-адреса, выходы которого подключены к входам формирователей сиг00 налов выборки слов, второй вход и N9 выходы регистров сдвига второй группы соединены соответственно с выходом входного регистра данных и с входами формирователей разрядных сигн алов, 2. Устройство.по п. 1, о т л и чающееся тем, что.каждый логический блок содержит элементы .И, элемент ИЛИ и элемент НЕ, вход которого соединен с выходом элемента ИЛИ и первым входом первого элемен- . .та И, а выход - с первым входом второго элемента И, вторые входы элементов И объединены и являются первым входом блока, вторым и третьим.

1 -. Изобретение откосится к вычисли тельной технике и может быть исполь зовано при построении больших интег ральных схем памяти для многопроцес сорных вычислительных систем с общи опе5гативным запоминающим устройство Известно запоминающее устройство содержащее регистр на триггерах, це пи занесения информации в регистр и цепи отображения содержимого регистра, причем -запись информации в регистр осуществляется путем подачи соответствующих сигналов на входы отдельных триггеров регистра . . Недостатком данного устройства является малая информационная емкость. Наиболее близким к предлагаемому я.вляется за;Поминающее устройство, содержащее регистр адреса, входной регистр данных, узел управления записью-счйтыванием, подключенные пер выми входами соответственно к перво му-третьему входам устройства, дешифраторы адреса соответствующих ступеней, соединенные последователь но между собой, блок формирователей выборки слова, блок разрядных форми рователей, узел управления формирователями, накопитель, состоящий из отдельных слов, каждое .из которых .представляет собой регистр н-а триггерах, блок Усилителей считывания, узел управления усилителями считывания, узел управления занесением в выходной регистр и выходной регистр подключенный выходом к выходу устройства, четвертый вход устройства подключен к первым входам узла управления занесением в выходной регистр, узла управления усилителями считывания, узла управления формирователями и второ: входу узла управления записью-считывание., первый и второй выходы узла управления записью-считыванием соединены соответственно с вторыми входами входного регистра данных и регистра адреса, выход которого соединен с входом дешифратора адреса первой ступени, первый и второй выходы узла управления формирователями соединены соответственно с первыми входами блока разрядных формирователей и блока формирователей выборки слова, выходы которых соединены соответственно с первым и вторым входами накопителя, выход накопителя соединен с первым входом блока усилителей считывания, первый и второй выходы узла управления усилителями считывания соединены соответственно с вторь1ми входами блока усилителей считывания и узла управления занесением в выходной регистр, выходы которых соединены соответственно с первым и вторым входами выходного регистра, третий выход узла управления записьюсчитыванием соединен с вторыми входами узла управления формирователями и узла управления усилителями считывания. Выход дешифратора адреса последней ступени соединен с вторым входом блока формирователей выборки слова, выход входного регистра данных соединен с вторым входом блока разрядных формирователей 2 . Недостатком известного устройства является низкое быстродействие, так как оно ограничивается низким быстродействием схем дешифрации адреса. Цель изобретения - повышение быстродействия запоминающего устройства. Поставленная цель достигается тем, что в запоминающее устройство, содержащее основной регистр адреса, входной регистр данных и блок управления, один ИЗ входов которых являются соответственно адресными, информационными и управляющим входами устройства; блоки местного управления, первые входы которых соединены с другим входом блока управления и являются входом, обращения устройства, первый и второй дешифраторы адреса, накопитель, одни из входов которого подключены к выходам формирователей сигналов выборки слов, другие РХОДЫ - к выходам формирователей разрядных сигналов, а выходы к входам усилителей считывания, выходы которых соединены с входами выходного регистра данных, причем одни из выходов блока управления подключены соответственно к другим входам входного регистра данных и к другим входам основного регистра адреса, выходы которого соединены с входами первого дешифратора адреса, .первый и второй выходы первого блока местного управления подключены соответственно к управляющим входам формирователей разрядных сигналов и к управляющим входам формирователей сигналов выборки слов, первый ,1И второй выходы второго блока местного управления соединены соответст-венно с управляющими входами усилителей считывания и с вторым входом третьего блока местного управления, выход которого подключен к управляютему входу выходного регистра данных введены дополнительные регистры адреса, логические блоки и группы регистров сдвига, причем одни из входов дополнительных регистров йдреса подключены к выходам.логических бло ков, первые входы которых соединены с первыми входами регистров сдвига групп и другим ВХОДОМблока управле ния, вторые и третьи входы лргических блоков подключены к разрядным выходам регистров сдвига первой гру пы, второй вход которых соединен с другим выходом блока управления, а управляющие выходы подключены соответственно к вторым входам первого и второго блоков местного управления, другие входы первого дополнительного регистра адреса соединены с выходами первого дешифратора адре са, а выходы - с входами второго дешифратора адреса, выходы которого соединены с входами второго дополни тельного регистра адреса, выходы ко торого подключены к входам формирователей сигналов выборки слов, второй вход и выходы регистров сдвига второй группы соединены, соответстве но с выходом входного регистра данных и с входами формирователей разрядных сигналов. Кроме того, каждый логический блок содержит элементы И,элемент ИЛ и элемент НЕ, выход которого соединен с выходом элемента ИЛИ и первым входом первого элемента.И, а выход с первым.входом второго элемента И, вторые входы элементов И объединены и являются первым входом блока, вторым и третьим входами и выходами которого являются соответственно первый и второй входы элемента ИЛИ и выходы первого и второго элементов На фиг. 1 изображена функциональ ная схема предлагаемого устройства; на фиг. 2 - то же, логического блок-а} на фиг.. 3 - то же первой групп регистров cдвигaf на фиг. 4 - то же 1второй группы регистров сдвига; на фиг. 5 - то же, блока управления. Предлагаемое запоминающее устрой ство содержит (фиг. 1) основной регистр 1 адреса, входной регистр 2 данных, блок 3 управления. На обозначены адресные 4, информационные. 5 .и управляющий б входы устройства. Устройство содержит также пер вый 7 и второй & дешифраторы адреса формирователи 9 сигналов выборки слов, формирователи 10 разрядных сигнадов, первый блок 11 местного ,уп|)авления, предназначенный для правления формирователями сигналов выборки слов и формирователями разядных сигналов, накопитель 12, выполненный на триггерах, усилители 13 считывания, второй 14 и третий 15 блоки местного управления, выходной регистр 16 данных с выходом 17. На фиг. 1 обозначен также вход 18 обращения устройства. Кроме того, устройство содержит первый 19 и второй 20 дополнительные регистры адреса, первый 21 и.второй 22 логические блоки, первую 23 и вторую 24 группы регистров сдвига. Каждый логический блок содержит (фиг. .2 ) элемент ИЛИ 25, элемент НЕ 26, первый 27 и второй 28 элементы И. На фиг. 2 обозначены выходы 29 и 30, вторые 31 , (312) третьи 32-, (322 ) входы первого и второго логических, блоков соответственно. Первая группа регистров сдвига содержит (фиг. 3 ) элемент НЕ 33 и динамические триггеры 34-37. На фиг. 3 обозначен второй вход 38 первой группы регистров сдвига. Вторая группа регистров сдвига содержит (фиг. 4) динамические триггеры 39 и 40, составляющие соответственно первый и второй разряды регистра 41 сдвига, динамические триггеры 42 и 43, составляющие соответственно первый и второй разряды регистра 44 сдвига, динамические триггеры 45 и 46, составляющие соответственно первый и второй разряды регистра 47 сдвига, динамические триггеры 48 и 49, составляющие соответственно первый и второй разряды регистра-50 сдвига. На фиг. 4 обозначены выходы 51-54 и входы 55-58 регистров сдви- . га второй группы. Блок управления содержит (фиг.5) дешифратор 59, элементы И 60-62, элементы НЕ 63 и 64 и элементы ИЛИ 65 и 66. На фиг. 5 обозначены выходы 67-70 блока управления, а так-же выходы 71 и 72 дешифратора. Количество дополнительных дешифраторов 7 и В (фиг. 1) и регистров 19 и 20, T.i деление на ступени дешифрации адреса, выбирается таким, чтобы совместное время срабатывания одного из дополнительных деши фраторов, например 7, и .соответствующего регистра, например 19, было меньше или равно суммарному времени задержек в формирователе 9, усилителях 13 и накопителе 12. Работу предлагаемого запоминающего устройства рассмотрим на примере выполнения следующей последовательности команд: первое обращение к запоминающему устройству - прием команды Считать первое слово по первому адресу; второе обращение - прием команды Записать второе слово по второму адресу; третье обращение абота запоминающего устройства при отсутствии на его управляющем входе команды;, четвертое обращение - при- ем команды Записать третье слово по третьему адресу и пятое обращение - прием команды Считать четвертое слово по четвертому адресу. На вход 18 {фиг. 1) постоянно по тупают сигналы обращения. Каждый из последующих сигналов обращения следует через время, равное или больше суммарного времени срабатывания фор мирователей 9 и 10, усилителей 13 и накопителя 12. Ширина этих сигнал составляет половину этого времени. С такой же частотой синхронно на вх ды 4 поступают коды адреса,, на вход б - команды Записать или Считать и на входы 5 одновременно с команда ми Записать - слова для записи в накопитель 12. .Ширина данных сигналов по времени должна перекрывать сигнал обращения по его переднему и заднему фронтам и может быть равна времени между двумя смежными сигнал ми обращения. К моменту прихода первого сигнал обращения, поступающего по входу 18 на вход б поступает команда Считат а на вход 4 - код первого адреса. По переднему фронту первого сигн . ла обращения выполняются следующие действия. В блоке 3 на- основании полученной команды Считать дааифратор 59 (фиг. 5) формирует единичный уровень на выходе 71 и нулевой уровень на выходе 72. На основании этого элемента И 60 формирует сигнал, который через элемент ИЛИ 66 поступает на выход 68, а через элемент ИЛИ 65 - на выход 69. По сигналУс выхода 68 устанавливается в нулевое состояние регистр 2 (фиг. 1), По сигналу с выхода 69 заносится первый адрес в регистр 1. После этого подключается к работе дешифратор 7. По заднему фронту первого сигна ла обращения, поступающего по цепи (.фиг. 3) через элемент. НЕ 33, а регистрах 23 на основании единичного уровня на входе триггера 34 устанавливается в единичное состо.-ние триггер 34,. и на основании нулевого уровня - в нулевое состояние триггер 36. Этим осуществляется запоминание команды Считать и освобождается блок 3 для приема очередной команды. К .моменту прихода второго сигнала обращения на вход 6 поступает команда Записать,, на входы 4 - код второго адр.еса и. на входы 5 - второе слово. По переднему фронту второго сигнала обращения выполняются следующие действия. Нулевая информация из регистра 2, поступающая в регистры 24 по входам 55-58 (фиг. 4), заносится соответ-. ственно в триггеры 39, 42, 45 и 48. Единичный уровень с выхода триггера 34(фиг. 3 по входам 31 и далее через элемен ИЛИ 25 (фиг. 2 / в блоке 21 поступает на вход элемента И 27, . который в результате этого формирует сигнал на выходе 29. Этим сигналом заносится в регистр 19 (фиг. 1 с выхода дешифратора 7 результат дешифрации адреса, содержащегося в регистре 1. В блоке 3 на основании полученной команды Записать дешифратор 59 формирует на выходе 71 нулевой уровень и на выходе 72 - единичный уровень, в результате второе слово заносится в регистр 2, а второй адрес - в регистр 1. По заднему фронту второго сигнала обращения -в регистрах 23 выполняются следующие действия. Содержимое триггеров 34 и 36 заносится соответственно в триггеры 35и 37, в цепи 37 триггер 34 устанавливается в нулевое состояние и триггер 36 - в единичное состояние. К моменту прихода навход 18 третьего сигнала обращения на вход 6 (фиг. 1) не поступает никакой команды. По переднему фронту третьего сигнала обращения выполняются следующие действия. Нулевая информация, находящаяся в триггерах 39, 42, 45 и 48 регистров 24, заносится соответственно в триггеры 40,43, 46 и 49. Второе слово, находящееся, в регистре 2, заносится соответственно в триггеры 39, 42, 45 и 48. Единичный уровень с выхода триггера 35 поступает на вход блока 22, на выходе 29 которого формируется сигнал. Этим сигналом заносится в регистр 20 результат с выхода дешифратора 8. Установленный в единичное состояние триггер, входящий в регистр 20, выбирает соответствующий и 3 формирователе.й 9. Единичный уровень с выхода триггера 36и далее элемент ИЛИ 25 в блоке 21 поступает на вход элемента И 27, который формирует сигнал на выходе 29. Этим сигналом заносится в регистр 19 с выхода дешифратора 7 адрес, содержащийся в регистре 1. Блок 3 на основании отсутствия команды на входе 6 формирует на выходах 71 и 72 нулевые уровни, в { езулвтате чего сбрасывается регистр 1, а , по сигналу с выхода 68 сбрасывается регистр 2. ЕДИНИЧНЫЙ уровень с выхода триггера 35 поступает на вход блока 11, на выходе которого с необходимой задержкой формируется сигнал разрешающий работу выбранному из формирователей. В результате в накопителе 12 выбирается первое слово, соответствующее первому адресу, информация поступает на соответствую щие входы усилителей 13. Единичный уровень с выхода триггера 35 поступает на вход блока 14 в с его первого выхода с некоторой задержкой единичный уровень поступает на вход одного из усилителей 13 и разрешает-усиление считанных с накопителя. 12 СИГНсШОВ. По заднему фронту третьего сйг:нала обращения выполняются следующие действия. В регистрах 23 содержимое триггеров 34 и 36 заносится соответственно в триггеры 35 и 37. В триггеры 34 и 36 заносится нулевая информация. На втором выходе блока 14 устанавливается единичный уровень. К моменту прихода четвертого сигнала обращения на вход 6 поступает команда Записать, на входы 4 - код третьего адреса и на входы 5 - треть слово. К этому моменту в накопителе 12 оканчивается считывание информации, находящейся в третьем слове, которая поступает на вход регистра 16. : По переднему фронту четвертого сигнала обращения выполняются следующие действия. Единичный уровень с второго выхода блока 14 поступает на вход блока 15. На основании этого на выходе блока 15 формируется сигнал, которым заносится информация в регистр 16, которая проходит на выход 17 и ст.ано сится доступной внешнему устройству выдавшему команду Считать первое слово по первому адресу. Второе сло во, находящееся в триггерах 39, 42, 45 и 48 регистров 24, заносится соответственно в триггеры 40, 43, 46 и 49 и с выходов 51, 52, 53 и 54 поступает на входы соответствующих пар формирователей 10 для формирова ния сигналов Запись 1 и Запись О Нулевая информация, находящаяся в регистре 2, заносится соответственно в триггеры 39, 42, 45 и 48 регистров 24. Блок 22 на основании единичного состояния, тригерра 37 регис ров 23 формирует на выходе 29 сигна по которому заносится в регистр 20 результат с выхода детиифратора 8. нулевые уровни с выходов триггеров 34 и 36 регистров 23 поступают на входал блока 21 и через элемент ИЛИ 25 после инвентирования элементом НЕ 26 пост у паиот высоким уровнем на вход элемента И 28 На выходе 30 формируется сигнал, который сбрасывает в нулевое состояние регистр 19 Блок 3 на основании полученной команды Записать формирует сигнады, по которым осуществляется занесение кода третьего адреса в регистр.1 и третьего слова - в регистр 2. Единичный уровень с выхода триггера 37 регистров 23 поступает на вход блока 11. В результате на-выходах блока 11 формируются сигналы, которые разрешают работу формирователей 9 и 10, ив накопителе 12 выбирается , слово,, соответствующее второму адресу, и в эти же триггеры накопителя 12 с помощью сигналов Запись 1 или Запись О записывается второе слово. Нулевой уров,ень с выхода триггера 35 регистров 23 поступает на вход блока 14, на первом выходе кО-; торого сбрасывается сигнал задержанным сигналом обращения. По заднему фронту четвертого сигнала обращения выполняются следующие действия. В регистрах 23 содержимое триггеров 34 и .36 заносится соответственно в триггеры 35 и 37. Триггер 34 устанавливается в нулевое состояние и триггер 36 - в-единичное состояние. На втором выходе блока 14 устанавливается нулевой уровень. К моменту прихода на вход 18 пятого сигнала обращения н вход б поступает команда Считать, а на входы 4 - код четвертого адреса. По переднему фронту пятого сигнала обращения выполняются следующие действия. Нулевой уровень с выхода-блока 14 подается на вход блока 15, на выходе которого форьшруется сигнал, по которому сбрасывается регистр 16. В регистрах 24 содержимое триггеров 39, 42, .45 и 48 заносится соответ.ственно в триггеры 40, 43, 46 и 49. Третье слово, находящееся в регистре 2, заносится в триггеры 39, 42, 45 и 48. Блок 22 на основании нулевых состояний триггеров 35 и 37 в регистрах 23 формирует сигнал на выходе 30, по которому сбрасывается регистр 20. Блок 21 на основании ( единичного состояния триггера 36 в описанной последовательности формирует сиг1у1л на выходе 29. По этому сигналу заносится в регистр 19 с выт-: хода дииифратора 7 дешифрированный адрес из регистра 1. Блок 3 йа основании полученной команды Считать формирует сигналы на выхода-х 68 и 69, по которым сбрасывается регистр 2 и заносится четвертый адрес в регистр 1. Блок 11 не формирует никаких сигналов, а значит, не подключаются к работе формирователи 9 и 10. Накопитель 12 в этом случае остает-ся в состоянии хранения информации. По заднему фронту пятого сигнала обращения в регистрах 23 выполняют- ся следующие действия. Информация, находящаяся в триггерах 34 и 36, заносится соответствен-но в триггеры 35 и 37. Триггер 34 .

устанавливается в единичное состояние, а триггер 36 - в нулевое состояние

Дальнейгаая работа устройства продолжается в описанной выше последовательности .

Технико-экономическое преимущест во предлагаемого устройства заключается в его более высоком быстродействии по сравнению с известным.

р/УЙ

3f,(Jft)

ц

f tfJ2gL

S;

Jff

-38 ,fs

гз

ГД

Sff

J2f

3U

I V Г

-J.

.J