Пороговый декодер сверточного кода Советский патент 1983 года по МПК H03M13/23 H03M13/51 H04L17/30 

J

L

2 Декодер по п. I, отличающийся тем, что решающий блок содержит первый элемент ИЛИ, выхрп которого через счетчик качества фазирования поцключен к R -вхоаам первого и второго триггеров через второй и третий элементы ИЛИ соответственно, выходы первого и второго триггеров через первый и второй эл@у{енты И подключены

к входам четвертого элемента ИЛИ, при этом первый вход первого элемента ИЛИ объединен с входом первого триггера и BTOpbiM входом третьего элемента ИЛИ, а второй вход первого элемента ИЛИ объединен с входом второго триггера и с , вторым входом второго элемента ИЛИ.причем вторые входы первого и второго триггеров являются вкодамн синхроимпульсов.

Изобретение относится к технике связи и может использоваться в устройствах помехоустойчивого ;кодирования при передаче дискретной информации. Известен пороговый детектор сверточного кода, содержащий декоммутируюший блок, кодер, анализатор синдрома, пороговый блок и корректор ошибок С l3« Однако известный декодер не обеспЪчи вает декодирования без предварительной синхронизации кода. Наиболее близким по технической с ности к предлагаемому является устройство декодирования линейных сверточных кодов, содержвшее последовательно соединенные регистр сдвига, вычислитель синдрома, первый сумматор по моду лю два, регистр неравнозначности, noporo вый блок и второй сумматор по модулю два, к второму входу которого подключен соответствующий выход регистра сдвига Г 2. Недостатком известного устройства : является необходимость предварительной синхронизации декодируемого кода со скоростью 1/2. Цель изобретения - обеспечение декодирования HHJiopivianmi без предварительной синхронизации кода со скоростью 1/2 Поставленная цель достигается тем.что в пороговый декодер сверточного кода, содержащий последовательно соединенные регистр сдвига, вычислитель синдрома, первый сумматор по модулю два, регистр неравнозначности, пороговый блок и второй сумматор по модулю два, к второму входу которого подключен соответствующий вход регистра сдвига, введе ны декоммутирующий блок, два пороговых счетчика и последовательно соединен ные решающий блок и элемент И, к второму входу которого подключен выход второго .cyiviMaTopa по модулю два, при этом первый и второй выходы цекоммутирующего блока подключшы к входам соответствующих пороговых счетчиков,выходы которых подключенык входам решающего блока, причем вход регистра сдвига подключен к второму входу первого сумматора По модулю два, выход которого подключен к входу декоммутирующего блока. Кроме того, решающий блок содержит первый элемент ИЛИ, вьяод которого черезсчетчик качества фазирования подклю чен к R - входам первого и второго три1 геров через второй и третий элементы ИЛИ соответственно, выходы первого и второго триггеров через первый и второй элементы И подключены к входам четвертого элемента ;этом первый вход Первого элемента ИЛИ объединен с входом первого тртггера и вторым входом третьего элемента ИЛИ,, а второй вход первого элемента ИЛИ объединен с входом второго триггера и вторым входом второго элемента ИЛИ, причем вторые входы первого и второго триггеров являются входами синхроимпульсов. На фиг. 1 представлена структурная схема порогчэвогчэ декодера сверточного кода на фнг. 2 - структурная схема решаюшего блока; на фиг, 3 - структурная схема порог-ового счетчика. Пороговый декодер сверточного кода содержит ре гистр 1 сдвига, вычислитель 2 синдрома,, первый сумматор 3 по моду-, лю; два, регистр 4 неравнозначности, пороговый блок 5, второй сумматор 6 по модулю два, декоммутируюший блок 7, пороговые счетчики 8 и 9, решающий блок 10, элемент И 11. Решающий блок 1О содержит первый элемент ИЛИ 12, счетчик 13 качества фазирования, второй и третий элементы ИЛИ 14 и 15, триггеры 16 и 17, элементы И 18 и 19, четвертый элемент ИЛИ 20. Пороговые счетчики 8 и 9 содержат элемент 21 запрета, элемент И 22, счетчик 23, Регистр 1 сдвига совместно с вычислителем 2 синдромов представляет собой кодирующее устройство, преобразующее принимаемую последовательность символов в соответствии с образующим много членом свертрчного кода. Отличительной особенностью этого устройства является то, что оно вьтолнено методом перемежения 2-и степени, что определяет r2.(vn + 1)-l3разрядов регистра 1 сдвига, где VM - максимальная степень членов образующего многочлена. Коди тющее устройство позволяет одн временно сформировать синдрсэм для четных и нечетных символов принимаемой последовательности до ее разделения на инфо{и«{а11ионную и проверочную части. На сумматоре 3 по модулю 2 происходит (сложение синдрома четных символов с ,не«ютшыми символами последовательности и, наоборот, - синдрома нечетных символов с четными символами. В ре.зультате формируются сигналы неравнозначности, которые записываются в регистр 4 неравнозначности и одновремен «поступают на деком мутирующий блок 7, Пороговый блок 5 на основании сигна лов неравнозначности и установленного порога корректирует информационные сим волы на сумматоре 6 по модулю два. Декомму тирующий блок 7 разделяет сигналы неравнозначности четных и не четных символов на две подпоследовател ности. Пороговые счетчики 8 и 9 подсч тываютсигналынеравнозначности на задан ном временном интервале и сравнивают полученные результаты с noporoBbiNi значением. Рещакадий блок 1О ло резул татам сравнения пороговьсс счетчиков 8 и 9 определяет, какие символы принимаемой последовательности являются информационными - четные или нечетные на элементе И 11 происходит выделение откорректированных информационных сим волов по сигналам управления из решаю щего блока 10. Пороговый декодер работает следующим образом. На вход устройства поступает последовательность символов, из которых нечетные (1-й крат) являются информацио ными, а четные (2-й крат) представляю собой сумму по модулю два проверочных символов и единичных символов. Назовем эту подпоследовательность модифицированной проверочной частью принимаемой последовательности символа. Информация вводит- ся в регистр I сдвига и поступает на вход первого сумматора 3 по модулю два. Из соответствующих параллельных выходов регистра 1 сдвига сигналы поступают на входы вычислителя 2 синдромов, который на 2-м крате формирует синдром информационных символов, а на 1-м крате - синдром модиф1щированной проверочной части. В результате на первом сумматоре 3 по модулю два происходит сложетге следующих подпоследовательностей. На 2-м крате суммируются по модулю два символа синдрома информационной части с символами модифицированной проверочной части. При отсутствии ошибок в канале связи эти поопоследоватольности являются инверсией одна относительно другой. Поэтому сигналы неравнозначности будут иметь место для каждой пары суммируемых символов. На 1-м крате суммируются символы . синдрома модифицированной проверочной части с символами 1гаформационной части принимаемой последовательности. Число сигналов неравнозначности в этом случае всегда будет меньще , чем на 2-м крате. Сигналы неравнозначности 1-го и 2-го кратов записываются в регистр 4 неравнозначности и поступают на декоммутирующий блок 7, который сигналы неравно- значности 1-го крата направляют в пороговый счетчик 8, а сигналы неравнозначности 2-го крата - в пороговый счетчик 9. В пороговом счетчике 8 (9) с1Пнал неранозначности поступает на запрещающий вход элемента 21 запрета и проходит через элемент И 22, так как на другой вход элемента И 22 поступает синхроимпульс С1 (2) соответствукяцего крата (для счетчика 8-1-й крат, для счетчика 9- 2-й крат). С выхода элемента И 22 сигнал неравнозначности поступает на счетный вход () счетчика 23, который подсчитывает подряд следующие сигналы неравнозначности. Если на очередном такте сигна ; неравнозначности отсутствует, то cnHxpoiiNinynbc СI (2) проходит через элемент 21 запрета на установочный нулевой (R ) вход счетчика 21, устанав,ливая его-в исходное (нулевое) состояние. Емкость счетчика 23 выб1фается равной тГ . Это значит, что если поступит подряд ( сигналов неравноЭйачнсч::ти, то на выходе соответствующего порогового счетчика 8( 9) появится си вал перенсже. Для .рассматриваемого примера при отсутствии ошибок в канале связи (Y подряд следующих сигналов неравно 1вчности поступит на пороговый счетчик 9 и сигнал с его выхода пройдет JB решающий блок Ю (вход 2, фиг. 2), Этот сигнал, пройдя первый элемент ИЛИ 12, устаиовит счетчик 13 качества фазирования в жзходное (нулевое) состояние; установит второй триггер 17 в единичное состояние; пройдя второй элемент ИЛИ 14, установит первый триггер 16 в нулевое состояние. Второй триггер 17 о кроет второй И 19 и синхроимпульсы С2 2-го крата через второй элемент И 19 и четвертый элемент ИЛИ 2О поступает с выхода решаклцёго блока Ю на вход элемедта ИИ, обеспечивая выделение информационных символов из принимаемой последовательности. Счетчик 13 качества фазирования отсчитывает мерный интервал за счет подачи синхроимпульсов на его счетный вход. Каждое подтверждение правильного фазирования (сигналы на входах I или 2 решающего блока 10) устанавливает сче чик 13 качества фазирования в исходное состояние, и отсчет возобновляется. Если мерный интервал между подтверждениями правильного .фазирования превысит допустимое значение, определяемое емкостью счетчика 13 качества фазирования, то сигнал переноса с выхода счетчика 13 качества фазирования через второй и третий элементы ИЛИ 14 и 15 установит триггеры 16-и 17 в1 нулевое состояние. В результате прекратится выдача синхроимпульсов с выхода решакяцето блока Ю, определяя поте{ж) циклового фазирования и прекращение приема информационных символов. Если информационные символы принимаются по 2-му крату, то соответственно первым срабатывает пороговый счетчик 8 и сигнал с его выхода поступит на вход 1 решакйдего блока Ю (фиг. 2). В резуль тате в единичное состояние установится первый триггер 16 (в нулевое - второй триггер 19), откроется элемент И 18 и синхроимпульсы С 2 1-го крата поступят через ч(гтвертый элемент ИЛИ 20 на выход решающего блока Ю, выделяя информационные символы из принимаемой последовательности на элементе ИИ. Таким образом, в предлагаемом устройстве совмещаются функции фазирования кода и декодирования, причем выделение информационных символов осуществля-ется на последнем этапе обработки.