Преобразователь двоичного кода в унитарный код Советский патент 1983 года по МПК G06F5/04 

Иэобрегение относится к автоматике и вычиспитегъной-технике и может иопопьзоваться в устройствах автоматического контроля и управпения, в частности в устройствах линейной интерпопяции.

Известно устройство дпя преобразовав ния параппепьного двоичного кода в чиопо-импульсный код, содержащее регистр, .общий счетчик, эпементы И, элементы ИЛИ, блок управления, дополнительный счетчик и эгтемент ИСКЛЮЧАЮЩЕЕ ИЛИ причем выходы всех разрядов общего счетчика и элемента ИЛИ соединены с входами первого элемента ИСКЛЮЧАЮЩрЕ ИЛИ, а выход сигнала переполнения общего счетчика соединен с входами сброса регистра и блока управления.

В данном устройстве практическ отсутствует неравномерность следования выходных импульсов в цикле работы, поскольку общий счетчик содержит m дополнительных разрядов, а m может быть выбрано скопь угодно большим fl }

Недостаток данного устройства состоит в том, что оно требует больших аппаратурных затрат, так как содержит дополнительный счетчик и схему ИСКЛЮЧАЮЩЕЕ ИЛИ. Кроме того, при большом числе разрядов регистра и при большом числе преобразуемых чисел увеличивается число связей и число элементов за счет формщюван М-канатов стробирующих сигнапоВ;( N - число разрядов преобразуемого двоичного кода).

Наибоиее близким к изобретению по технической сущности является преобразователь двоичного кода в унитарный (число-импульсный) код, содержащий регистр входного числа, соединенный выходами с блсжами стробирования, вход тактового сигнала, счетчик, элемент И, элементы ИЛИ и блок управпения, тактовый вход которого соединен с тактовым входом преобразователя.

В устройстве преобразуемый параллелиный двовчш 1й код фиксируется во входном pei bcTpe, а на выходах каждого разряда счетчика формируются серии импульCIOB, взвешенные по двоичному закону, которые поступают на блоки стробирования и через эпемент ИЛИ проходят на выход устройства, если в . соответствую ющих разрядах регистра записан код 2.

Недостаток известного преобразователя состоит в том, что в случае преобразования многоразрядных чисел устройство также требует большого числа элементов k связей. Дпя преобразования N -разрядROTO числа формируется N каналов стро-. бирующих сигналов, частоты котоуйях пропорциональны весам преобразуемых кодов. Это приводит к увеличению числа связей и числа элементов схемы и, спедовательно, к увеличению аппаратурных затрат при реализации устройства.

Целью изобретения является упрощение преобразователя.

в Поставленная цель достигается тем, что в преобразователь двоичного кода в унитарный код, содержащий регистр входного числа, тактовый вход которого соединен с тактовым входом преобразователя,

5 элемент запрета и блок синхронизации, тактовый вход которого соединен с тактовым входом преобразователя, введены дополнительный регистр, триггер, сумматор, элемент ИЛИ, первый и второй элементы

0 И, элемент 2И-2ИЛИ, первый и второй прямые входы которого соединены соответственно с выходом регистра входного числа и информационным входом преоб разователя, вход сброса которого соед№5 нен с входом сброса блока синхронизации и первыми входами первого и второго элементов И, выходы которых соединены с управляющими входами регистра входного числа и дополнительного регистра

0 соответственно, вторые входы первого и второго элементов И соединены соответ ственно с выходом элемента 2И-2ИЛИ в выходом суммы сумматора, выход переноса которого соединен с управляющим входом триггера, синхровход которого соединен с первым запрещающим входе элемента запрета и с тактовым входсм дополнительного регистра, выход которого соединен с вторым запрещающим

д входом элемента захфета и с первым входом сумматора, второй вход которого соединен с выходом элемента ИЛИ и с первым разрешающими входом элемента запрета, второй разрешающий вход которо го соединен с выходом элемента 2И2ИЛИ, третий прямой вход и -первый и версный вход которого соединены с выходом опроса блока синхронизации и с управляющим выходом преобразователя, вход приема переноса блока синхронизации соединен с выходсм триггера и первым входом элемента ИЛИ, второй вход которого соединен с выходом начала цикла блока синхронизации, выход элемента запрета является инфо{ ационным выхо преобразователя.

Такое выпопнеШю устройства позволяет осуществлять формирование стробирующего сигнапа по одному каналу дпя любого многоразрядного чиспа. При этом используется пшиь один элемент И на каждое преобразуемое чиспо, что значительно сокращает число связей в элеме тов в устройстве. На фиг. 1 изображена блок-схема преобразователя; на фиг. 2 - временная диаграмма его работы. Преобразователь содержит источник 1 информации, регистр 2 входного числа, дополнительный регистр 3, эпемент 2И2ИЛИ 4, элементы И 5 и 6, элемент за прета 7, сумматор8, триггер 9, элемент ИЛИ 10, блок 11 синхронизации, выполненный на делителе 12 частоты, триггере 13 и элементе И 14, тактовый вход 15 преобразователя, вход 16 сброса и информационный выход 17 преобразователя. Входной .код поступает через инфор мационный вход 18 преобразователя при наличии разрешающего сигнала на выходе 19 опроса. Преобразователь работает следующим образом. При подготоисе к работе на вход 16 подается низкий потенциал, при этом в регистры 2 и 3 через элементы И 5 и 6 записываются нулевые коды, а деп1 тель 12 частоты устанавливается в исходное нулевое состояние. При появлений единичного сигнала на входе 16 разрешается работа элементов И 5 н 6, и начинает работать делитель 12 частоты/ выдавая через каждьге N тактовых ик4Н пульсов на входе одвн управляющий им« пульс на выходе, где fj - число разрядо входного кода. Управляющие шлпульсы поступают через элемент ИЛИ 10 на вх сумматора 8, на второй вход которого подается последовательный код с выхода регистра 3. На входах сдвига информаци регистров 2 и 3 постоянно присутствуют тактовые импульсы, осуществляя, благодаря обратнь1м связям, циркуляцию-информации в .регистрах. Обратная связь регистра 2 замыкается через элемент 2И-2ИЛИ 4, а регистра 3 - через сумматор 8. В каждом цикле, равном по ч длительности Тц NT , где Т - период тактового сигнала, к коду регистра .3 прибавляется код 10О.О, увеличивающий содержимое регистра 3 на единицу. Сигнал переноса с сумматора 8 поступает HaJ3 -вход триггера 9 и записывается в триггер инверсным тактовым сигналом, триггер выполнен по двух- тактной схеме, что обеспечивает задерж 1 974 ку информации на выходе на длительность стробирующего сигнала. Таким образом, сигнал переноса появляется на выходе триггера 9 с задержкой Г, необходимой для выполнения операции суммирования последовательных кодов. Задержанный сигнал переноса и управляющий сигнал после объединения на элементе ИЛИ 1О поступают на вход сумматора. При достюкенш кодом в регистре 3 значения 1Ц...1 и при очередном его слояйнии с кодом 10О...О формируется код ООО...О и сигнал переноса из старшего разряда, которвлй после задержки на. Т совпадает во времени соуправляющим импульссы. В момент совпадения проиоходит запись перекоси в триггер 13 стробирующнм сигналом, сфо {ированным эле- ментом И 14. Единичный сигнал с выхо- . да триггера 13 производит опрос источника 1 информации. Источник информации по сигналу опроса синхронно с тактовыми импульсами, поступающими на вход синхррнизации блока 1, выдает поразрядно N-разрядный двоичный код через элемент 2И-2ИЛИ 4, разрешенный единичным сигналом с триггера 13, и через элемент И 5, разрешенный высоким потенциалом с Ш1ШЫ 16, на вход регистра 2. Обратная связь при этом с выхода на вход регистра 3 разрывается инверсией выходного сигнала триггера 13. Через время, необходимое для записи N-разрядного последовательного кода, триггер 13 сбрасывается стробирухяцим сигналом с выхода элемента И 14 в ну левое состояние, вновь замыкая обратную связь с выхода на вход регистра 2. На временноШ диаграмме 9 (фвг. 2) изображен стробирующий сигнал на выходе элемента И 14, а на диаграмме 1О состояние триггера 13. С мсмента начала записи кода вррогистр 2 начинается интервал преобразователя, который постоянен и равен по длительности Г п - и . в течение интервала Т происходит преобразование одного кода. В конце ивтервала преобразования триггер 13 вновь устанавливается в единичное состояние, и осуществляется запись очередного кода в регистр 2. Таким образсм, в устройстве происходитнепрерывное преобразование код)Ь, , поступающих от источника информации.

При отсутствии информации ва выходе бпока 1 устройство работает в хопостом режиме, не формисрул выходных сигвапов. Останов устройства производится гюпачей нулевого потенциала на вход 16.

Процесс формирования стробирующаго сигвапа, с псмсяцью которого осуществляется преобразование кодов в интервапе Т J поясняется временными диаграмма ми (фиг.г 2), поясняющими работу уст ройства-дпя четырех раэрядныА кодов. Принцип построения диаграмм дпя N разрядных кодов аналогичен.

На диаграмме 1 предст,авпен тактовый сигна;п йа входе 15, Управляющий сигнал (диаграмма 2) формируется делением частоты тактового сигнала яа- четыре и имеет ддитепьвость,, равную .

Выходной сигнал 21 сумматора, гзо- . блаженный на диаграмме 3, представляет; последовательный двоичный код, воз растаквдий.с каждым циклом на единицу, а выходкой сигнал регистра 3 (диаграмма 4) повторяет сигнал на выходе суммы сумматора, задержанный на Тц. Выхоси ной снгнап тареиоса сумматора (диаграь ма 5) формируется при совпадении двух единиц та входах сумматора, а сигнал на выходе триггера 9 (диаграмма б) повторяет сигнап с вы хора переноса сумMaTopas задержанный на Т. Сигнал на диаграгл.«в 7 (}юрмируетея объединением сигнапов на анаграммах 2 и 6, а сигнап ва дшграшлв 8 формируется сов1шдёнием во времени сигна ш на дшграмме 7, инверсии сигвата на диаграмме 4 в инвер сии , сиг шла на. диаграмме 1.

В преобраэо теле сигнал, предста пенный на диаграмме 8, формируется элементом запрета 7, который совмещает также функцию стробирования указанным сигналом выходного кода регистра 2,

Полученный стробирующнй сигнал (диа-/ грамма 8) представляет сумму взвешеиных по двоичнсыу закону серий импульсов, относительно равномерно распреде пенных по всему интервалу преобразования. Действительно, в первых тактах каждого цикла за время преобразования, равное Т„ , содержится 2 импульсов, во вторых тактах - 2 импульсов и т.д. При этом импульсял в соответствующих сериях появляются через равные отрезки времени, а в течение каждого цикла гаоявляется лишь один импульс одвой КЗ серий, что обеспечивает относительно равномер1К}е расположение импульсов на интервале времени Т.

При стробироваиии сигналом (диаграм ма 8) шсгЕвдовательного двоичного кода, поступающего с регистра 2 через элемент 4 на эиемент 7 старшими разрядами вперед, фо1ыируется унитарный импульоный код с числом импульсов в интервале Т|,, равнсш коду в регистре 2,

Таким образом, 1федгшгаемое устройство позволяет осуществлять преобразо вашю двоичного кода в унитарный код путем использовав одного элемента И и одвого канала формирования стробиру юшего сигнала для любого многоразрядпаго числа.

В результате значительно сокращается число связей и элементов в устрой- ; стве, особенно в случае одновременного преобразования большого количества многоразрядных чисел.

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОЮ КОДА В УНИТАРНЫЙ КОД, содержаший регистр входного числа, тактовый вход которого соединен с тактовым входом преобразователя, эпемент эацрета и бпок синхронизации, тактовый вход ко« торого соединен с тактовым входс щ о разоватепя, отличающийся тем, что, с цепью упрощения преобразоватегш, он содержит дополнительный регистр, триггер, сумматор, элемент ИЛИ, первый и второй элементы И, элемент 2И-2ИЛИ, первый и второй прямые вхошл которого соединены соответственно с выходе регистра входного числа и и формационным входом преобразователя, вход сброса которого соединен с входом сброса блока синхроншаиии и первыми входами первого и второго элементов И, выходы которых соедкнеш с управляк щими входами регистра входного числа и дополнительного регистра соответственно, Вторые входы первого и второго элементов И соединены соответственно с вы)юдом элемента 2И-2ИЛИ и выходом суммы сумматора, выход переноса которого соединен с управляющим входом триггера, синхровход которого соедине н с первым запрещающим входом элемента запрета и с тактовым входом допопн тепьного регистра, выход которого соединен с вторым запрещающим входсм С элемента запрета и с 1юрвым входом сумматора второй вход которого сое-ч(Л дивен с выходе элемента ИЛИ и с первым разрешающем входом элемента запрэта, второй раарещающий вход которого соединен с выходом элемента 2И-2ИЛИ, третий прямой вход и перша и инверсный вход «отррого соединены с выходом опроса блока синхронизации и с управл$ьющим выходом преобразователя, вход ii со приема переноса блока синхроннзацвн динен с выходом триггера к первым дом элемента ИЛИ, второй вход ijoTopoсо го соединен с выходом начала спасла блока синхронизации, выход элемента запрета является информационным вы-ходом преобразователя.