Устройство управления оперативной памятью Советский патент 1983 года по МПК G06F9/00 

торого соединен с третьим С14нхровходом устройства, выход первого триггера соединен с четвертым входом

первого элемента 2И-ИЛИ-НЕ, выход второго элемента НЕ соединен с пять м входом второго элемента 2И-ИЛИ-НЕ.

Изобретение относится к вычислительной технике и может быть исполь зовано в запоминаю1цих устройствах с накопителем, выполненным на элементах памяти динамического типа. Накопители подобного : .типа требу регенерации информации. Известны устройсггва, в которых установка режима регенерации производится по сигналам от процессо - ра D. Недостатком подобных устройств является наличие дополнительных шин между оперативной памятью и процессором. Наиболее близким к предлагаемому по технической сущности является устройство для управления памятью. Это устройство содержит формирователь сигналов регенерации, формирователь синхронизирующих сигналов, триггер режима, триггер кон.ца цикла и элементы И-НЕ. Устройств позволяет обеспечиггв режим регенерации без дополнительных шин управления между процессором и памятью Недостатком известного устройств является существование задержки меж последовательными обращениями к памяти, вызванной необходимостью снятия запроса для установки схемы 8 исходное состояние. Кроме того, в этом устройстве . время, затраченное на регенерацию S каждом периоде, определяется длительностью сигнала регенерации и пр вышает величину никла памяти, что приводит к задержке следующего за регенерацией запроса. Это снижает темп обмена тракта процессор-память Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается тем, чтов устройство управления оперативной памятью, содержащее формирователь сигналов регенерации, триггер онца цикла, элемент И-НЕ регистр режима, первый и второй выхол ды которого соединены с первым и вторым входами первого элемента И-НЕ, введены четыре элемента НЕ, три элемента 2И-ИЛИ-НЕ, триггер регенерации, триггер работы памяти, элемент ИЛИ-Н€, элемент И-НЕ, триггер задержки и два триггера, выход формирователя сигналов регенерации соединен с первым входом первого элeмeнfa 2И-ИЛИ-НЕ, второй вход которого соединен с выходом первого элемента НЕ и первым-входом второго элемента 2И-ИЛИ-НЕ, вход первого элемента НЕ соединен с выходом триггера регенерации, управляющий вход которого соединен с выходом первого элемента 2.И-ИЛИ-НЕ,,а синхровход соединен с первым синхровходом устройства, выход EjToporo элемента 2И-ИЛИ-НЕ со единен с управляющим входом триггера работы памяти, синхровход которого соединен с третьим синхровходом устройства, а выход - с вкодог- второго элемента НЕ, управляющим входом первого триггера и первым входом элемента ИЛИ-НЕ,второй вход которого соединен свыходом Второго триггера и первым входом второго элемента И-НЕ, второй вход которого соединен с первым выхо дом регистра режима и управляющим входом второго триггера, синхровходы первого и второго триггеров соединены; с вторым синхровходом устройства, выход второго элемента И-НЕ является управляющим выходом устройства, а выход элемента ИЛИ-НЕ соединен с управляющим входом триггера конца цикла, выход которого является выходом Конец уикла, а синхровход триггера конца цикла соединен с первым синхровходом устройства, второй и третий входы второго элемента 2И-ИЛИ-НЕ объединены и соединены с вторым выходом регистра режима и входом третьего элемента НЕ, выход которого соединен с управляющим входом Tfwi- гера задержки,, эыксд которого соеди- нен с третьим входом первого элемента 2И-ИЛИ-НЕ, а синхровход - рым синхровходом устройства, запрос ный вход устройства соединен с четвертым входом второго элемента 2И-ИЛИ-НЕ и первым входом третьего эле мента 2И-ИЛИ-НЕ .второй и третий чходы которого объединены и соединены с выходом четвертого эпемен а НЕ, вход четвертого элемента НЕ соединен с выходом первого элемента И-НЕ, четвертый вход третьего элемента 2И-ИЛИ-НЕ . соединен с выходом триггера регенерации,а выход - с управляющим входом регистра режима, синхровход которого соединен с третьим синхровходом устройства, выход первого триггера соединен с четвертым входом первого элемента 2И-ИЛИ-НЕ, выход второго элемента НЕ соединен с пятым входом второго элемента 2И-ИЛИ-НЕ. На чертеже изображена функциональ ная схема устройства. Устройство содержит формирователь 1 синхросигналов, формирователь 2 сигналов регенерации, триггер 3 регенерации, триггер работы памяти, элементы НЕ 5 и 6, элементы 2И-ИЛИ-Н ; 7-9 элементы ИЛИ-НЕ 10, регистр П режимов, элемент И-НЕ 12, элементы НЕ 13 и 1, элемент И-НЕ 15, триггер 16, триггер 17 задержки, триг-гер 18, триггер 19 конца цикла, запросный вход 20 устройства, управляю щий а91ход 21 устройства, выход 22 Конец цикла, синхровходы 23-25 устройства, сигналы, подаваемые по синхровходам, сдвинуты относительно друг друга на величину длительности синхросигнала. Устройство работает следующим об разом. При подаче на вход 20 единичного уровня триггер Ч по сигналу с выхода элемента 2И-ИЛИ-НЕ 8 устанавлива ется в нулевое состояние и одновременно запускается временная диаграмма работы памяти, т.е. первый выход регистра 11 устанавливается в нулево состояние. Сигналы с первого и второго выходов регистра 11 через элементы И-НЕ 12 и НЕ 13 поступают на эход элемента 2И-ИЛИ-НЕ Э, и вход регистра 11 блокируется до тех пор, пока на втором выходе регистра 11 j не устанавливается логическая единица, в следующем такте можно производить следующий запуск временной диаграммы. Сигнал нулевого уровня с первого выхода регистра 11 и задержанный сигнал с выхода триггера 18 образуют управляющий сигнал, запускающий накопитель по выходу 21. Триггер i устанавливается в исходное состояние сигналом с второго выхода регистра 11, выдаваемым в элементе 2И-ИЛИ-НЕ 8. Отрицательный импульс с выхода триггера 18 и нулевой уровень с выхода триггера формируют на выходе элемента ИЛИ-НЕ 10 сигнал конца работы памяти, выдаваемый с триггера 19 на выход 22. Режим регенерации обеспечивается по сигналу формирователя 2, поступающему с элемента 2И-ИЛИ-НЕ 7 на Вход триггера 3 и устанавливающему этот триггер. Сигнал с выхода триггера 3 поступает на вход элемента 2И-ИЛИ-НЕ 9, и если память не была запущена с входа 20, то на регистре 11 запускается временная диаграмма и выдается управляющий сигнал по выходу 21. Во втором такте работы временной диаграммы сигнал с выхода триггера 17 и уровень логической единицы на выходе триггера 16 формируют на выходе элемента 2И-ИЛИ-НЕ 7 сигнал, устанавливающий триггер 3 в исходное состояние. Сигнал с выхода триггера 19 блокируется единичным уровнем сигнала с выхода триггера . Запуск временной диаграммы по входу 20, если память занята работой - по регенерации, блокируется сигналом с выхода элемента НЕ 3. Если память была уже загущена по входу 20 и пришел запрос регенерации с формирователя 2, то запуск регенерации задерживается до одичания временной диаграммы. Таким образом, введение вышеуказанны; элементов позволяет повысить быстродействие устройства путем уменьшения длительности сигнала регенерации и более совершенного алгоритма работы.