Устройство для сопряжения модулей процессора Советский патент 1983 года по МПК G06F3/04 

Изобретение относится к вычислительной технике, предназначено для. сопряжения модулей процессоров.

По основному авт. св. № 898412 известно устройство для сопряжения модулей процессора, содержащее блок приоритета, блок формирования тактов, блок формирования сигналов приема, а в каждом канале регистр адре.са назначения,триггер передачи,триггер занятости, триггер запроса, триггер ответа-ожидания, дешифратор адреса назначения, узел определения возможности связи, элемент задежки . и элемент ИЛИ, причем первые входы регистров адреса назначения, триггеров запроса, триггеров ответа-ожидания и триггеров занятности каналов соединены соответственно с входами первой, второй, третьей и четвертой групп входов устройства, выходы блока приоритета соединены с первыми входами триггеров передачи соответ ствующих каналов, выходы триггеров ответа-ожидания каналов соединены с соответствующими входами первой группы входов узлов определения возможности связи каналов, в каждом канале выход регистра адреса назначения соединен с первым входом дешифратора адреса назначения, второй вход которого соединен с выходом триггера запроса выходы дешифраторов адреса назначения каналов соединены с входами второй группы входов узла определения возможности связи того же канала и с соответствующей группой входов блока формирования сигналов приема, выходы триггеров занятости каналов соединены с соответствующим входом третьей грпуппы входов узла определения возможности связи соответствующего канала, выходы узлов определения возможности связи каналов соединены с группой входов блока приоритета, выходы триггеров передачи каналов соединены с соответствующей группой входов блока формирования сигналов приема, первый и второй входы элемента ИЛИ каждого канала соединены соответственно с выходом триггера передачи и выходом элемента задержки того же канала, вход элемента задержки соединен с выходом триггера передачи того же канала, выходы блока формирования сигналов приема являются первой группой выходов устройства, а выходы элементов ИЛИ каналов - выходами второй группы выходов устройства, выходы триггеров запроса каналов подключены к группе входов блока формирования тактов, первый выход которого соеди нен с соответствующими входами регистра адреса назначения и триггеров запроса, ответа-ожидания, занятости и передачи каналов, а второй выход - с соответствующими входами триггеров передачи каналов l.

Недостатком этого устройства явIляется низкое быстродействие в групповом режиме передачи данных, т.е. когда данные из одного модуля в другой передаются посредством нескольких циклов передачи. Кроме того, быстродействие известного устройства снижается из-за того, что возможны ситуации, когда имеется запрос на передачу данных от одного или нескольких модулей и отсутствует возможность удовлетворения этих запросов. В этом случае холостой цикл работы известного устройства составляет три такта, в течение которых данные не передаются и новые запросы на передачу данных, а новые состояния занятости и ответаожидания модулей устройством не воспринимаются, хотя приход нового запроса или изменение состояния модуля может сделать возможным удовлетворение какого-либо запроса на передачу данных.

Цель изобретения - повышение быстродействия устройства за счет уменьшения длительности цикла передачи данных в групповом режиме передачи данных, а также за счет уменьшения длительности холостого цикла работы устройства.

Поставленная цель достигается тем что в устройство введены триггер отсутствия возможности связи, счетчик циклов, коммутатор, два элемента ИЛИ и элемент НЕ, причем первая группа входов коммутатора подключена к группе выходов блока приоритета и группе входов первого элемента ИЛИ, вторая группа входов коммутатора соединена с группой входов кода количества циклов передачи устройства, а выход - с первым входом счетчика циклов, вторым входом подключенного к первому выходу синхронизации устройства и третьему выходу блока формирования тактов, четвертый выход которого является вторым выходом синхронизации устройства,первый и второй входы соединены соответственно с выходами триггера отсутствия возможности связи и второго элемента ИЛИ, а второй выход - с третьим входом счетчика циклов и первым входом триггера отсутствия возможности связи, второй вход которого соединен через элемент НЕ с выходом первого элемента ИЛИ, а третий ,вход - с первым выходом блока формирования тактов, группа выходов счетчика соединена с группой входов второго элемента ИЛИ.

Кроме того, блок формирования тактов содержит четыре триггера, восемь элементов И, элемент ИЛИ, элемент НЕ, генератор тактовых импульсов и источник единичного СИГНЭ

ла, причем первый вход первого триггера соединен с первым входом первого элемента И, первым входом блока и через элемент .НЕ с первым входом второго триггера, группа входов элемента ИЛИ соединена с группой входов блока, а выход - с первым входом втррого элемента И, выход которого подключен к первому входу третьего триггера, вторым входом и первым выходом соединенного соответственно с выходом третьего элемента И и первым входом четвертого элемента И, выход которого подключен к первому входу четвертого триггера, выход генератора тактовых импульсов соединен с вторыми входами триггеров, вторым входом второго элемента И и первыми входами пятого - восьмого элемента И, выходы которых являются соответственно третьим, четвертым, первым ивторым выходами блока, а вторые входы соединены соответственно с первыми выходами первого и второго триггеров и выходами третьего и четвертого элементов И, вторые выходы первого и второго триггеров подключены соответственно к третьим и четвертым входам второго и седьмого элементов И, а третьи входы - к выходу источника единичного сигнала, второй выход третьего триггера соединен с первым входом третьего элемента И, вторым входом соединенного с вторым входом четвертого элемента И и выходом четветрого триггера, третий вход которого является вторым входом блока, второй вход и выход первого элемента И подключены соответственно к первому выходу первого триггера и четвертому входу второго триггера.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - функциональная схема блока формирования тактов; на фиг. 3 и 4 - функциональные схемы узла определения возможности связи и блока формирования сигналов приема; на фиг.5 - блок-схема модульного процессора, построенного на базе устройства; на фиг. 6 - временная диаграмма работы устройства и блока формирования,тактов.

Многоканальное устройство для сопряжения модулей процессора (фиг. содержит регистры 1 адреса назначения, триггеры 2 запроса, триггеры 3 ответа-ожидания,.триггеры 4 занятости, дешифраторы 5 адреса назначения, блок 6 формирования тактов, узел 7 пределения возможности связи, блок 8 приоритета, триггеры 9 передачи, блок 10 формирования сигналов приеа, элементы задержки 11, элемент ИЛИ 12, второй 13 и первый 14 элеенты ИЛИ, элемент НЕ 15, коммутатор; 16, счетчик 17 циклов, триггер 18

отсутствия возможности связи, шины 19 - 22 первой, второй, четвертой и третьей групп входов устройства,шины 23 группы входов кода количества циклов передачи устройства, шины 24 и 25- первой и второй групп выходов устройства, шины 26 и 27- второго и первого выходов синхронизации устройства.

Блок 6 формирования тактов (фиг.2) предназначен для выработки синхронизирующих сигналов, управляющих работой устройства и содержит первый 28, второй 29, третий 30,четверый 31 триггеры, первый 32, второй 33, третий 34, четвертый 35, пятый 36, шестой 37, седьмой 38, восьмой 39 элементы И, элемент ИЛИ 40, генератор 41 тактовых импульсов, источник 42 единичного сигнала, элемент НЕ 43, шину 44 второго входа блока, шину 45 группы входов блока, шину 46 первого входа блока, шины 47 и 48 первого, и второго выходов блока.

Узлы 7 определения возможности связи содержат (фиг. з) для случаям сопрягаемых модулей М-1 элементов И 49 и 50 и элементов НЕ 51 и 52 первой и второй групп, элементов ИЛИ 53 группы, элемент ИЛИ 54 и шкны 55-56 первой и второй групп входов узла, шины 57 .и. 58 первой и третьей групп входов узла, шина 59 выхода узла. Блок 10 формирования сигналов приема (фиг.4} предназначен для выработки сигналов приема и выдачи их в модуль, который будет принимать информацию. Блок 10 формирования сигналов приема содержит М элементов И 60 и элементов ИЛИ 61 групп, шины 62 (м+1)-и группы входов блока.

Модульный процессор (фиг. 5) содержит модули 63, многоканальное устройство 64 для сопряжения модулей процессора, шины 65 для передачи информации между модулями.

Модулем 63 может быть устройство микропрограммного управления, оперативная память, процессор ввода - вывода, специализированное арифметическое устройство и т.д.

Устройство работает следующим образом.

При отсутствии запросов от модулей 63 блок 6 вырабатывает синхросигналы СИ1 (фиг. 6). Модуль 63, желающий передать информацию (модульпередатчик), выставляет на соответствующей шине 20 запрос, на шине 18 - адрес модуля 63, в который должна быть передана информация (модуля-приемника ), а по шине 23 количество циклов передачи.

Информация, передаваемая между модулями 63, может быть трех типов.

1. Информация, на которую модульприемник должен выдать ответ (комана в специализированное арифметическое устройство, адрес данных iipH вЫ полнении команды Чтение), после окончания цикла передачи модуль-передатчик возбуждает соответствующую шину 21 ответа-ожидания, единичное состояние которой- при отсутствии сигнала по шине 20 запроса означает что соответствующий модуль 63 находится в; состоянии Ожидание. Этот модуль считается занятым для всех модулей кроме того, от которого он ожидает ответ. 2.Информация, являющаяся ответо |на предыдущую команду какого-либо модуля (результат операции из специ лизированного арифметического устройства, данные из оперативной пямяти; . При желании передать такую информацию модуль-пере датчик одновременно с шиной 20 запроса и шиной 23 количества циклов передачи возбуждает щину 21 ответаожидания, единичное состояние которой при наличии сигнала на шине запроса 20 означает, что передаваемая информация является ответной. 3.Информация, не являющаяся отв том на предыдущую команду и не треб ющая ответа адрес данных оперативной памяти и данные при выполнении команды Запись). Каждый из модулей 63 может находиться в одном из следующих состояний. 1.Занят. Это означает, что модуль 63 занят обработкой какой-либо информации и принять информацию от другого модуля не может. При этом о возбуждает соответствующую шину 22 занятости. 2.Ожидает. Это означает, что мо дуль 63 передавал какую-либо информа цию для обработки другому модулю и ожидает от него ответа. Этот модуль свободен только для приема ответной информации. Для всех остальных модулей он считается занятым и связь с ним не может быть установлена. В этом состоянии модуль возбуждает соответствующую шину 21. Модуль 63 желающий выдать информацию в ответ на информацию от другого модуля, во буждает вместе с шиной 20 шину 21. Одновременное наличие единичного сигнала на шинах 20 и 21 является приз наком того, что передаваемая информа ция является ответной. , 3.Свободен. Это означает, что модуль 63 свободен и может принять информацию от любого другого модуля По синхросигналу СИ1, поступающему по шине 47 блока 6, запросы от всех модулей 63 фиксируются в триггерах 2. Одновременно в соответствую щих регистрах 1 фиксируются адреса назначения. По этому же синхросигналу СИ1 устанавливаются триггеры4 занятых модулей и триггеры 3 модулей 63, которые находятся в состоянии ржидания или хотят передать ответную информацию. По установленному триггеру 2 дешифратор 5 дешифрирует содержимое соответствующего регистра 1, определяя в какой из модулей 63 хочет передать информацию модуль-передатчик. Сигналы с выходов дешифраторов 5 поступают в соответствующие узлы 7 и в блок 10. В каждый из узлов 7 поступают сигналы со всех триггеров 3 и со всех триггеров 4, кроме триггеоа 4 занятости,соответствуквдего этому узлу 7.Анализируя состояние триггеров 4 и триггеров 3 узлы 7 определяют возможность связи и при наличии такой возможности возбуждают шины 59 соответствующих узлов 7. Сигналы с шин 59 узлов 7 поступают на входы блока 8, который определяет наиболее приоритетный из них. Код количества циклов передачи модулей, выставивших запросы на передачу данных, поступает с шин 23 на соответствующие входы коммутатора 16. На коммутатор 16 поступает также стробирующий сигнал с выхода блока 8, соответствующий наиболее приоритетному из запросов, которые могут удовлетвориться. С выхода коммутатора 16 код количества циклов передачи, соответствуюр1ий наиболее приоритетному запросу поступает на вход счетчика 17 циклов. При наличии хотя бы одного установленного триггера 2 блок 6 вырабатывает синхросигнал СИ2. По синхросигналу СИ2, поступающему на вход триггеров 9 по шине 48, устанавливается триггер 9, соответствующий наиболее приоритетному запросу. Одновременно синхросигнал СИ2 поступает на вход разрешения занесения данных счетчика 17, разрешая занесение кода количества циклов с выхода коммутатора 16. Сигналы с выходов счетчика 17 поступают на входы элемента ИЛИ 13. Единичный сигнал с выхода элемента ИЛИ 13 поступает по шине 44 на вход блока 6 для разрешения выработки синхросигналов СИЗ и СИ4. Сигнал с выхода триггера 9 поступает на вход соответствующего элемента ИЛИ 12 и на вход соответствующего элемента задержки 11, который служит для удлинения сигнала передачи. Сигнал передачи с выхода элемента ИЛИ 12 по соответствующей шине 25 поступает в соответствующий модуль 63, разрешая выдачу содержимого выходного регистра этого модуля на шины 65. Одновременно сигнал передачи сбрасывает в этом модуле запрос и, если был установлен, ответ. Сигнал с выхода триггера 9 поступает также в блок 10, который вырабатывает сигнал према инфорамации и по соответствующей шине 24 переда ет в модуль 63, который должен при-г нять информацию. Этот сигнал служит разрешением снятия информации с шин 65 для соответствующего модуля-приемника .I По заднему фронту синхросигнала СИЗ, поступающего на счетный вход счетчика 17, содержимое счетчика 17 уменьшается на единицу. Кроме того, синхросигнал СИЗ поступает через шину 27 на входы всех модулей 63 и служит стробирующим сигналом для занесения информации с шин 65 в приемный регистр того модуля 63, на шине 24 которого имеется сигнал приема По синхросигналу СИ4, поступающем через шину 26 на входы всех модулей 63, причем модуль.63, на шине 25 котрого имеется сигнал передачи, заносит в свой выходной регистр следующее информационное слово, которое будет передано в следующем цикле передачи данных. По следующим синхросигналам СИЗ и СИ 4 описанные действия повторяются. По прохождении очередного синхросигнала СИЗ содержимое счетчика 17 становится равным нулю и нулевой сигнал с выхода элемента ИЛИ 13, поступает по шине 44 на вход блока 6, запрещает выработку очередного синхросигнала СИ4 и разрешает выработку синхросигнала СИ1. Синхросигнал СИ1 заведен на входы сброса триггеров передачи. По следующему синхросигналу СИ1 сбрасывается триггер 9 и снимаются сигналы на шинах 25 и 24. По этому же синхросигналу СИ1 сбрасываются триггер 2 и, если был установлен, триггер 3 того модуля 63, который передает данные в предыдущем цикле. Одновременно устанавливаются или сбрасываются триггеры 3 и триггеры 4 тех модулей 63, которые изменили свое состояние. При наличии запросов от других модулей 63 по СИНхросигналу СИ1 устанавливаются соответствующие триггеры 2 и регистры 1 и работа устройства продолжается . описанным способом. В случае наличия установленного одного или нескольких триггеров 2 и отсутствии сигналов на выходах соответствующих узлов 7 на всех выходах блока 8 отсутствует единичный сигнал Нулевые сигналы, поступающие с выходов блока 8 на входы коммутатора 16 блокируют выход коммутатора 16, и на вход счетчика 17 поступает нулевой код. По синхросигналу СИЗ нулевой код заносится в счетчик 17 и нулевой сигнал, вырабатываемый, элементом ИЛИ 13 и поступающий по шине 44 на вход;, блока 16, блокирует выработку синхро сигналов и СИ4. Кроме того, нулевые сигналы посту .паиот с выходов блока 8 иа входы элемента ИЛИ 14 и на выходе элемента ГГЕ 15 устанавливается единичный сигнал. По синхросигналу СИ2 устанавливается триггер 18. Единичный сигнал с выхода триггера 18 поступает по шине 46 на вход блока 6 и разрешает выработку синхросигнала СИ1. По синхросигналу СИ1 сбрасывается триггер 18 и устанавливаются триггеры 8 и регистры 1 тех модулей 63, которые выставили запрос, а также устанавливаются или сбрасываются триггеры 3 и триггеры 4 тех модулей 63, которые изменили свое состояние; Блок 6 (фиг. 2) работает следующим образом. При отсутствии сигналов на шинах 44-46 блока (содержимое счетчика 17 равно нулю, сброшены все триггеры 2, сброшен триггер 18 триггеры 28-31 сброшены и элемент И 38 повторяет сигналы с выхода генератора 41. С первого выхода по шине 47 выдаются синхросигналы СИ1. По шине выдаются синхросигналы СИ2, по шине 27 выдаются синхросигналы СИЗ, а по шине 26 синхросигналы СИ4. Предположим в момент времени t-o (фиг.6) на одну из шин 20 поступает запрос. По синхросигналу СИ1 устанавливается соответствующий триггер 2 и появляется сигнал на одной из шин 45 блока 6. Через элемент ИЛИ 40 единичный сигнал поступает на вход элемента И 33, на других входах которого имеются единичные сигналы, так как первый 28 и второй 29 триггеры сбро-шены. Поэтому элемент И 33 вырабатывает синхросигнал, повторяющий синхросигнал, поступающий с выхода генератора 41. На входе третьего триггера 30, который является двойным Dтриггером, имеется единичный сигнал, поступающий с выхода элемента И 34, на входах которого имеются единичные сигналы, так как третий 30 и четвертый 31 триггеры сброшены. Таким образом, по очередному тактовому импульсу Tj устанавливается первый полутриггер двойного триггера 30, а по снятию тактового импульса ч: единичный уровень появляется на выходе второго полутриггера двойного триггера 30, разрешая через элемент И 36 установку триггера 31 и через элементы И 36 и-за. выработку синхросигнала СИ2. По снятию тактового импульса Т2 на втором Гинверсном) выходе триггера 30 появляется нулевой сигнал, который через элемент И 34 запрещает выработку синхросигнала СИ1 эле ментом И 38. По следующему тактовому импульсу Tj элемент И 39 вырабатывает синхросигнал СИ2. По этому же тактовому импульсу, поступающему на вход четвертого триггера 31, который является двойным 1)-триггером, устанавливается его первый полутриггер.

а no снятию тактового импульса Ti на инверсном выходе триггера 31 появляется нулевой уровень, запрещая через элемент И 35 выработку синхросигнала СИ2 элементом И 39. Одновременно по тактовому импульсу Т сбрасывается первый полутриггер триггера 30, так как на его D -входе имеется нулевой сигнал, формируемый элементом И 34, По снятию тактово.го импульса Т(; сбрасывается триггер 30. При наличии единичного сигнала на одном из выходов блока 8 по синхросигналу СИ2 в счетчик 17 производится занесение кода количества циклов передачи и через элемент ИЛИ 13 по шине 44 в блок 6 сигнал поступает на вход триггера 28, который является двойным 3 К -триггером. На К -входе триггера 28 имеется постоянный единичный сигнал, поступающий с источника 42 единичного сигнала. При наличии единичных сигналов на t) К, входах по прохождении тактового сигнала Т устанавливается триггер 28. Единичный сигнал с выхода триггера 28 разрещает выработку синхросигнала СИЗ элементом И 36 по тактовому сигналу Т,. Кроме того, на входе триггера 29, который является двойным 1JK -триггером, появляется единичный сигнал, формируемый элементом И 32. Так как на К входе триггера 29 имеется постоянный единичный сигнал, поступаю щий с источника 42, то по прохождению тактового сигнала Т устанавливается триггер 29. Триггер 28 по прохождении тактового сигнала Tj) сбрасывается. Установленный триггер 29 разрешает выработку синхросигнала СИ4 элементом И 37 по тактовому импульсу Т. По прохождении тактового сигнала триггер 29 сбрасывается, а триггер 28 устанавливается. По прохождении тактового сигнала Т сбрасывается триггер 29 и устанавливается триггер 28, По прохождении тактового сигнала Tg сбрасывается триггер 2В и устанавливается триггер 29. Соответственно по тактовым сигналам Т4/ Тб, Tg вырабатываются синхросигналы СИЗ, по тактовым сигналам Т, Т - синхросигналы СИ2. Нулевой сигнал с второго (инверсного) выхода триггера 28 (триггер 28 установлен) или с второго (инверсного выхода триггера 29 (триггер 29 установлен) блокирует выработку синхросигнала СИ1 элементом И 38, а также подачу синхросигнала, формируемого элементом И 33, на вход триггера 30, запрещая, тем самым, изменение состоЯНИН этого триггера 30.

Предположим, что число циклов передачи равно трем. Тогда после прохождения третьего синхросигнала СИЗ содержимое счетчика циклов станет равным нулю и по шине 44 на вход

блока 6 поступит нулевой сигнал. Этот нулевой сигнал через элемент НЕ 43 сбрасывает триггер 29 и очередной синхросигнал СИ4 не вырабатывается. Так как триггеры 28 - 31 сбрсяиены, то по тактовому импульсу Т элементом И 38 вырабатывается синхросигнал СИ1. Одновременно при наличии хотя бы одного установленного триггера 2 по прохождении тактового импульса Tq установится триггер 30 и по тактовому импульсу Т элемент И 39 вырабатывает синхросигнал СИ2. По тактовому импульсу Т,о также сбрасывается триггер 30 и устанавливается триггер 31.

Если установлен один или несколько триггеров 2, но ни на одном из выходов узлов 7 нет единичного сигнала, то на всех выходах блока 8 отсутствует единичный сигнал и через элемент ИЛИ 14 и элемент НЕ 15 на D вход триггера 18 поступает единичный сигнал. По синхросигналу СИ2 устанавливается триггер 18 и единичный сигнал с его выхода поступает по шине 46 на вход блока 6. Этот единичный сигнал сбрасывает триггер 31, разрешая выработку синхросигнала СИ1 по очередному тактовому импульсу Т„ .

Узел 7 определения возможности связи работает следующим образом. По шинам 56 поступают сигналы из дешифратора 5 адреса назначения. По шинам 57 поступают сигналы с триггеров 3 всех каналов,- кроме собственного. По шинам 58 поступают сигналы с триггеров 4 всех каналов, кроме собственного. По шинам 55 поступает сигнал с триггера 3 собственного канала. В каждый момент времени в каждом узле возбуждена только одна из шин 56. Номер этой шины соответствует адресу модуля, в который хочет передать информацию модуль-передатчик .

Необходимыми условиями возможности связи являются: отсутствие единичного сигнала на шине 58, соответствующей возбужденной шине 56;отсутствие единичного сигнала на шине 57, соответствующей возбужденной шине 56 или наличие единичного сигнала на этой шине и одновременное наличие единичного сигнала на щине 55,

, При отсутствии единичного сигнала на шине 58 через соответствующий элемент НЕ 52 устанавливается единичный уровень на входе элемента И 50. При отсутствии единичного сигнала на соответствующей шине 57 через соответствующий элемент НЕ 51 или при наличии единичного сигнала на этой шине и при наличии единичного сигнала на шине 55 через элемент И 49 и элемент ИЛИ 53 на вход элемента И 50 поступает единичный сигнал. При наличии единичных сигналов на входа.х соответствуквдего элемента И 50 единичный сигнал с его выхода через элемент ИЛИ 54 поступает по шине 59 узла, определяя тем самым возможность связи.

Блок 10 формирования сигналов приема работает следующим . образом. По шинам 56 на входы элементов И 60 поступают сигналы с выходов дешифратора 5 адреса назначения, номер которого соответствует номеру группы. По шинам 62 на другие входы элементов и 60 поступает сигнал с выхода триггера 9, номер которого соответствует номеру группы. В каждый момент времени возбуждена не более чем одна шина 62, номер которой соответствует номеру установленного триггера 9 передачи. Номер установленного триггера 9 является номером модуля 63, который передает информацию в этом

цикле связи. В группе элементов И 60. соответствующей установленному триггеру 9 передачи, возбужден первый вход только у одного из элементов И. Номер этого элемента И 60 соответствует номеру модуля 63 в который будет передана информация.

Таким образом из всех элементов И 60 в каждый момент времени возбужден выход не более, чем у одного.

0 Единичный сигнал с этого элемента И

60через соответствующий элемент ИЛИ

61формирует сигнал приема, номер которого соответствует номеру модуля, в который будет передаваться инфор5мация .

Таким образом, устройство обеспечивает повышенное быстродействие за счет снижения потерь времени на 20 холостых циклах работы и в режиме групповой передачи информации.

1

7TJ

27

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МОДУЛЕЙ ПРОЦЕССОРА по авт. св. 898412, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены триггер отсутствия возможности связи, счетчик циклов, коммутатор, два элемента ИЛИ и элемент НЕ, причем первая группа входов коммутатора подключена к группе выходов блоIка приоритета и группе входов первого элемента ИЛИ, вторая группа входов коммутатора соединена с группой входов кода количества циклов передачи устройства, а выход - с первым входом счетчика циклов, вторым входом подключенного к первому выходу синхронизации устройства и третьему выходу блока формирования тактов, четвертый выход которого является вторым выходом синхронизации устройства, первый и второй входы соединены соответственно с выходами триггера отсутствия возможности связи и Второго элемента ИЛИ, а второй вы ход - с третьим входом счетчика циклов и первым входом триггера отсутствия возможности связи, второй вход которого соединен через элемент НЕ с выходом первого элемента ИЛИ, а третий вход - с первым выходом блока формирования тактов, группа выходов счетчика соединена с группой выходов второго элемента ИЛИ. 2. .Устройство по п. 1, о т л и ч аю 1ц е е с я тем,что блок фop пIpoвaния тактов содержит четыре триггера,восемь элементов И, элемент ИЛИ, эле-мент НЕ, генератор тактовых импульсов и источник единичного сигнала, . причем первый вход первого триггера соединен с первым входом первого элемента И, первым входом блока и через элемент, НЕ с первым входом второго триггера, группа входов элемента ИЛИ соединена с группой входов блока, а выход - с первым входом второго элемента И, выход кото рого подключен к первому входу третьего триггера, вторым входом и первым выходом соединенного соответственно с выходом третьего элемента И и первым входом четвертого элемента И, выход которого подключен (Л к первому входу четвертого триггера, выход генератора тактовых импульсов с соединен с вторыми входами триггеров, вторым входом второго элемента И и первыми входами пятого-восьмого элемента И, выходы которых являются соответственно третьим, четвертым, первым и вторым выходами блока, а вторые входы соединены соответственсд но с первыми выходами первого и второго триггеров и выходаг-й третьего и № четвертого элементов И, вторые выхоkMdk ды первого и второго триггеров подключены соответственно к третьим и четвертым входам второго и седьмого элементов И, третьи входы - к выходу источника единичного сигнала, второй выход третьего триггера соединен с первым входом третьего элемента И, вторым входом соединенного с вторым входом четвертого элемента И и выходом четвертого триггера, третий вход которого является вторым входом блока, второй вход и выход первого элемента И подключены соответственно к первому выходу первого триггера и четвертому входу второго триггера.

р

тт

26

С

kJ

гт:

л

.«7

31

fr

J/

тт.

фиг. 2

/5.

4& р

57l/V

56

. 58.

5 v5J

EF

5

J(

J7«

ЧГ

/j ЛУJ 5J

5

Л

фиг 5

Фш

23

22

21

20

7

26

19

65

25

22

21

5

20

19

2425 25

63

0Ul.S

Аг АААААА/У1г1

J-I

20

2

20

2 15

1

-

ПЛ

n

П П

Фиг. 6