Преобразователь двоичного кода в уплотненный код Советский патент 1983 года по МПК G06F5/00 

Изобретение относится к автоматике и вычислительной технике и можех быть использовано при реализации технических средств дискретной автоматики и вычислительной техники.

Известно устройство для преобразования двоичного кода, содержащее входной и выходной регистры и группу сумматоров 1.

Недостатком этого устройства является значительное количество оборудования.

Наиболее близким по технической сущности к изобретению является преобразователь двоичного кода в уплотненный, построенный по полуматричной схеме, содержащий в каждой строке функциональные модули из элементов И, ИЛИ, причем число модулей в первой строке равно (п-1), где п - число разрядов,а в каждой последующей строке число модулей уменьшается на «1 2.

Недостатком известного преобразователя является значительное количество оборудования, что сужает область его применения и надежность оборудования.

Цель изобретения - сокращение количества оборудования.

Эта цель достигается тем, что в преобразователь, содержащий первую и вторую группы элементов И по (п-1) элементов И в каждой группе, введены п-разрядный входной регистр на D-триггерах, (п-1)-разрядный выходной регистр на RS-триггерах, причем информационные входы входного регистра соединены соответственно с информационными входами преобразователя, синхронизирующий вход входного регистра и первые R-входы разрядов выходного регистра соединены с входом синхронизации преобразователя, прямые выходы разрядов входного регистра являются соответственно выходами преобразователя, прямой выход первого разряда входного регистра соединен с первым входом первого элемента И первой группы, выходы элементов первой и второй групп соединены соответственно с S-входами и вторыми R-входами выходного регистра, выходы разрядов с первого по (п-1)-и выходного регистра соединены соответственно с R-входами разрядов с первого по (п-1)-и и S-входами разрядов со второго по п-й входного регистра, вь1ходы разрядов с первого по (п-2)-й выходного регистра соединены соответственно с первыми входами элементов И nepBoi группы со второго по (п-1)-и, выходы разрядов со второго по (п-1)-и выходного регистра соединены соответственно с вторыми входами элементов И первой группы с первого по (п-2)-й, инверсные выходы разрядов с первого по (п-1)-и входного регистра соединены соответственно с первыми входами элементов И второй группы с первого по (п-1)-и, инверсные выходы разрядов со второго по п-й входного регистра соединены соответственно с третьими входами элементов И первой группы с первого по (п-1)-и, прямые выходы разрядов со второго по (п-2)-й входного регистра соединены соответственно с четвертыми входами элементов И первой группы со второго по (п-2)-й и вторыми входами элементов И второй группы с

первого по (п-З)-й, прямой выход (п-1)-го разряда входного регистра соединен с вторым входом (п-1)-го элемента И первой группы и с вторым входом (и-2) -го элемента И второй группы, инверсный выход

п-го разряда входного регистра соединен с третьим входом (п-1)-го элемента И первой группы, прямой выход п-го разряда входного регистра соединен с вторым входом (п-1)-го элемента И второй группы. На чертеже изображена функциональная схема преобразователя.

Преобразователь содержит п-разрядный входной регистр на D-триггерах 1, первую 2 и вторую 3 группу элементов И по (п-1) элементов и в каждой группе, (п-1)- разрядный выходной регистр на RS-триггерах 4, информационные входы 5 преобразователя, вход синхронизации б преобразователя, выходы 7 преобразователя, причем информационные входы входного регистра соединены соответственно с информационными

входами 5 преобразователя, синхронизирующий вход входного регистра и первые R-входы разрядов выходного регистра соединены с входом синхронизации 6 преобразователя, прямые выходы разрядов входного регистра являются соответственно выходами

7 преобразователя, прямой выход первого разряда входного регистра соединен с первым входом первого 2 элемента И первой группы, выходы элементов И первых 2 и вторых 3 групп соединены соответственно с S-входами и вторыми R-входами выходного

регистра, выходы разрядов с первого по (п-1)-и выходного регистра соединены соответственно с R-входами разрядов с первого по (п-1)-и и S-входами разрядов со второго по п-й входного регистра, выходы разрядов с первого по (п-2)-й выходного регистра

соединены сооответственно с первыми входами элементов И первой 2 группы со второго по (п-1)-и, выходы разрядов с второго по (п-1)-и выходного регистра соединены соответственно с вторыми входами элементов И первой 2 группы с первого по (п-2)-й

инверсные выходы разрядов с первого по (п-1)-и входного регистра соединены соответственно с первыми входами элементов И второй 3 группы с первого по (п-1)-и, инверсные выходы разрядов со второго по п-й входного регистра соединены соответственно с третьими входами элементов И первой 2 группы с первого по (п-1)-и, прямые выходы разрядов со второго по (п-2)-й входного регистра соединены соответственно с четвертыми входами элементов И первой 2

группы со второго по (п-2)-й и вторыми

входами- элементов И второй 3 группы с первого по (п-З)-й, прямой выход (п-1)-го разряда входного регистра соединен с вторым входом (п-1)-го элемента И первой 2

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В УПЛОТНЕННЫЙ КОД, содержащий первую и вторую группу элементов -И по (п-1) элементов И в каждой группе, отличающийся тем, что, с целью сокращения количества оборудования, в него введены п-разрядный входной регистр на D-триггерах (п-1)-разрядный выходной регистр на RS-триггерах, причем информационные входы входного регистра соединены соответственно с информационными входами преобразователя, синхронизирующий вход входного регистра и первые R-BXOды разрядов выходного регистра соединены с входом синхронизации преобразователя прямые выходы разрядов входного регистра являются соответственно выходами преобразователя, прямой выход первого разряда входного регистра соединен с первым входом первого элемента И первой группы, выходы элементов И первых и вторых групп соединены соответственно с S-входами и вторыми R-входами выходного регистра, выходы разрядов с первого по (п-1)-й выходного регистра соединены соответственно с R-входами разрядов с первого по (п-1)-и и S-входами разрядов со второго по п-й входного регистра, выходы разрядов с первого по (п-2)-й выходного регистра соединены соответственно с первыми входами элементов И первой группы со -вт грого по (п-1)-и, выходы разрядов со второго тго( п-1)-и выходного регистра соединены соответственно с вторыми входами элементов И первой группы с первого по (п-2)-й, инверсные выходы разрядов с первого по (п-1)-и входного регистра соединены соответственно с первыми входами элементов И второй группы с первого по (п-1)-и инверсные выходы разрядов со второго по п-й входного регистра соединены соответi ственно с третьими входами элементов И первой группы с первого по (п-1)-и, прямые (Л выходы разрядов со второго по (п-2)-й входного регистра соединены соответственно с четвертыми входами элементов И первой группы со второго по (п-2)-й и вторыми входами элементов И второй группы с первого по (т1-3)-й, прямой выход (п-1)-го разряда входного регистра соединен с вторым входом (п-1)-го элемента И первой группы и с вторым входом (п-2)-го элемента И второй группы, инверсный выход п-го разряда входного регистра соединен с третьим входом (п-1)-го элемента И первой группы, прямой выход п-го разряда входного регистра 00 соединен с вторым входом (п-1)-го элемента И второй группы.