Преобразователь целых комплексных чисел в двоичный код Советский патент 1982 года по МПК G06F5/02 

Изобретение относится к цифровой вычислительной-технике и может быть использодано в вычислительных машинах и системах для выполнения опергщйй над комплексными числами.

Известно устройство для перевода целых комплексных чисел в двоичный код, содержащее блок памяти для хранения двоичных кодов действительной и мнимой частей комплексного числа, блок арифметических операций 1.

Недостаток известного устройства состоит в относительно большом объеме аппаратуры и сравнительно низксмл . быстродействии.

Наиболее близким к предлагаемому является устройство перевода целых комплексных чисел в двоичный код, состоящее из двух приемных регистров для п-разрядных двоичных кодов действительной и мнимой частей, двух сумматоров для формирования действительной и мнимой частей Г-го частного, двух сдвигающих регистров, осуществляющих деление на два, сумматора для получения модуля суммл действительной и мнимой, частей i-го частного, сдвигающего регистра для получейия остатка Е от деления на два содержимого сумматора, являющегося

очередным разрядом получаемого комплексного числа, блока инверторов для получения обратного кода мнимой части i-ro частного, входного регистра и блока управления 2.

Длительность процедуры преобразования в известном устройстве равна

(1)

,

Р1

10

где Т - длительность одного такта

процедуры перевода; п - количество тактов процедуры перевода (т.е. количество разрядов комплексного чис15ла) .

Причем основное время ка1ждого такта расходуется главным образом на суммирование, так как время суммиро20вания, связанное с длительным процессом выработки и распространения переноса в сумматорах, значительно превосходит время выполнения остальных операций (сдвиг, инвертирование и

25 т.д.). Следовательно приближенно

(2)

Р-, -Ъ

п.

.где Tj- - длительность процедуры сло женин на двоичном суммато30ре.

Основной недостаток известного устройстра состоит в низкой скорости его работы.

Цель изобретения - повышение скорости перевода целых комплексных чисел в единый двоичный код,

Поставленная цель достигается тем, что в преобразователь целых комплексных чисел в двоичный код, содержащий регистры мнимой и действительной , выходной регистр и распределитель импульсов, введены четыре регистра, четырнадцать групп элементов И, первая и вторая группы элементов ИЛИ, первый и второй сумматоры с основанием , причем прямые выходы 1-х разрядов регистра действительной

части (, k l-), где п - число

I

разрядов входного кода, соединены .

с первыЯи входами 2 i-х элементов И первой группы, прямые выходы (Я-1)-х разрядов регистра действительной части подключены к первым входам-2(1 + 1)и 2(1+1)+1-х элементов И первой группы, прямые выходы (f+2)-x разрядов регистра действительной части соединены с первыми входами (21+4)-х элементов И второй группы, прякые выходы (1 + 3)-х разрядов регистт а действительной части соединены с входами ) и (21+7)-х элементов И второй группы, прямые выходы i-х разрядов регистра мнимой части соединены с первыми входами 21-х и )-х элементов И третьей группы, прямые выходы (1+3)-х разрядов регистра мнимой части соединены с первыми входами (2i-f6)-x элементов И третьей группы, прямые выходы (1+1)-х разрядов регистра мнимой части соединены с входами (2i-«+2)-х элементов И четвертой группы, прямые выходы ()-x разрядов регистра мнимой части соединены с первыми входами (21+4)-х и (2J+5)-x элементов И четвертой группы, первые входы остальных элементов И первой, второй, третьей и четвертой групп соединены с входом логического нуля преобразователя, первый выход распределителя импульсов соединен с вторыми входс1ми всех элементов И первой, второй, третьей и четвертой групп, выходы которых соединены с соответствующими входами первого, второго, третьего и четвертого регистров соответственно, прямые и инверсные выходы разрядов первого регистра соедииены с первыми входа1«1И элементов И пятой и шестой групп соответственно, прямее и инверсные выходы разрядов второго регистра соединены с первыми входами элементов И седьмой и восьмой групп соответственно, прямые и инверсные выходы разрядов третьего регистра соединены с первыми входами элементов И девятой и десятой групп соответственно, и инверсные

выходы четвертого регистра соединены с первыми входа 1и элементов И ozmHнадцатой и двенадцатой групп соответственно, вторые входы элементов И пятой, шестой, седьмой, восьм5й, девятой, десятой, одиннадцатой и двенадцатой групп соединены соответственно с вторым, третьим, четвертым, пятым, шестым, седьмым, восьгиым и ревятым выходами распределителя импульсов, первый выход которого соединен с первыми входами Е-х ( m

1 ) и (Е+1)-х элементов ИЛИ

первой и второй групп, первые входы Ьстальных элементов ИЛИ первой и второй групп соединены с входом логического нуля преобразователя,вторы третьи, четвертые и пятые входы злементов ИЛИ второй группы соединены соответственно с выходами элементов И девятой, десятой, одиннадцатой и двенадцатой групп, выходы элементов ИЛИ,первой и второй групп соединены с счетными входами первого и второго сумматоров с основанием (р« -1+j) сортветственно, выходы кото-рых соединены соответственно с первыми входами элементов И тринадцатой и четырнадцатой групп, вторые входы которых соединены соответственно с десятым и одиннадцатым выходом распределителя импульсов, выходы элементов И тринадцатой группы соединены с входами выходного регистра, вторые, третьи, четвертые, пятые и шестые входы элементов ИЛИ первой группы соединены соответственно с выходами элементов И пятой, шестой, , восьмой и четырнгщцатой групп.

КрЪме тогОя1Сумматор с основанием j сбстоит из идентичных разрядов, каждый из которых содержит трехвходовой элемент ИЛИ, триггер, дифференцирующий элемент, формирователь импульсов и два последовательно соединенных элемента задержки, выходы которых являются первым и вторым выходами переноса разряда сумматора с основанием p -l-bj , информационный вход и первый и второй входы переноса которого соединены с первым, вторым и третьим входами элемента ИЛИ, выход которого соединен с счетным входом триггера, выход триггера является разрядным выходом сумматора с основанием (-l+j) и соединен с входо дифференцирующего элемента, выход которого через формирователь импульсов соединен с входом первого элемента задержки.

На фиг,1 представлена функциональная схема преобразователя целых комплексных чисел в двоичный код; на фиг.2 - блок-схема распределителя импульсов; на фиг.З - приведена блоксхема одного разряда сумматора с основанием . Преобразователь целых комплексных чисел в двоичный код содержит (фиг. регистры 1 и 2 для действительной и мнимой частей, группы элементов И 3-6, регистры 7-10, группы 11-18 эле ментов И, группы 19-20 элементов ИЛИ сумматоры 21-22 с основанием группы 23-24 элементов И, выходной регистр 25, распределитель 26 импул сов. Все необходимые yпpiaвляюu иe сигн лы вырабатываются распределителем и пульсов, содержащим (фиг.2) триггер 27 операции, триггер 28 энака дейст вительной части, триггер 29 знака мнимой части комплексного числа, фор мирователь 30 импульсов, элементы И 31-34j, элементы задержки 35-41. Ниже представлено соответствие номеров выходов распределителя имйульсов управляющим сигналам. Номера Управляющие сигналы выходов - У2 У2 (задержанный) УЗ УЗ (задержанный) У4 У4 (задержанный)

Таблица 1 У5 (задержанный) 11У7 Разряд сумматора (i-й) в системеч счисления с основанием состоит (см. фиг.З) из трехвходового элемента ИЛИ 42, выход которого соединен с счетным входом триггера 43 и схемы формирования переноса, в состав которой входят элемент 44 дифференцирования, состоящий из конденсатора, резистора и диода, формирователя 45 импульса и элементы 46-47 задержки. Шестивходовой элемент ИЛИ группы 19 является расширителем по входу сумматора. Через него на 1-й , вход сумматора последовательно поступают разряды слагаемых. Метод, положеТШЬай в основу работы устройства перевода целых комплексных чисел в единый двоичный код,состоит в раздельном преобразовании действительной и мнимой частей и последующем сложении полученных кодов по правилам сложения в системе счисления с основанием . Построим таблицы соответствия между положительными степенями числа 2 действительной и мнимой частей с учетом знаков при них и их кодамив едином двоичном коде. « Пусть а - действительная часть, в - мнимая часть.

Таблица 2

.9629.14

10. Таблица 4

. Дп формирования кода А действи- ванию сформируем два операнда тельной части с знаком (+) по осно- А1 и А2 следующим, образом

I разрядов 16.15,14i3kl2ulua09.0aOl06.0a04X)3Lez01jDO «ООООкхОхООООккОж

Разряды действительной части с но-ряды операнд А1 заполняют нулямерами I rkCkaO,,..,) переписываются.ми. в разряды операндаА с номерами п Операгнд Л2 формируется из оставших-2, разряА действительной части сся разрядовдеиствительной частт но

номерами l jk+l ,1,2,...) перепй-50коды степеней соответствующих данным

сываются в разряды операнда А1 с но-разрядам, берутся со знаком (-)

MepaNM и п 21+1. Остальные раз-{табл.2).

разрядов А2 2оДа18Д7.1б115Д4ДЗЛ.2Д1Д(ШаоаХ)7.0&95Л40а02ЛЮО хООООххОхООООххОхООО О

Разряды действительной части с номерами l«ik+2(,l, ...) переписыва,йтся в разряды операнда А2 с номерами , разряды действительной части с номерами )ik+3(,l,2,...) пе.реписываются в разряды операнда А2 с номерами п-2 и . Остальщге

А1 (табл.1) (,

разряды операнда А2 заполняются нулями...: .

Для того, чтобы получить код А действительной части комплексного числа по основанию со знаком (+) необходимо операнд А2 вычесть по правилс1М вычитания в системе счислвния с основанием p -l4-j из операнда А1.

При этом происходит следующее

А А1 - (- А2) Но,так как знак (-) при А2 является его составной частью, т.е. непосредственно входит в его состав {табл.2) из учета условий формирование то знаки (-) взаимно уничтожатся в процессе вычитания. В результаВ1 (табл.3)

разрядов В1 хкОхОООО кхОхО00000

Разряды мнимой части с номерами )4k(,l,2,.. .) переписываются в разряды операнда В1 с номерами и , разряды мнимой части с номерами i tk-f 3(,l ,2,.. .) перепиВ2 (табл.4)

№ разрядов В2 ООООккОяООООххОиОО Разряды мниглой части с номерами I«ik+l(,l,2,. .) переписываются в разряды операнда 32 с номерами т 21, разряды мнимой части с номерами (,l,2,...) переписывают-, ся в разряды операнда В2 с номерами и . Для получения кода В мнимой части необходимо из операнда В1 вы.честь операнд В2, если знак мнимой части {+), операнда В2 вычесть . операнд В1, если .знак М1шмой части(-).« Для получения кода по основанию необходимо сложить получёнтле кодь действительной и мнимой частей по правилам сложения в данной системе счисления.. Пример. разрядов 5.4Л.2ЛО.. 5.43.2iD. X -110101+jl00111 Al 110l00000001 А2 10000 С учетом знака (-) при действитель-jO ной Части X а A A2-Al 1000111001101 10000 - А2 А1 110100000001IIoloooooooi 11101 11101 11101 11101 1000100001101 чА-1000111001101

те мы получаем код А действительной части со знаком (+).

Для формирования кода А действительной части ССР знаком {-) необходимо (табл.1 и 2) из операнда А2 вычесть операнд А1. При этом А(-А2(+А1).

АНсШогичные рассуждения проводятся при формировании кода В мнимой части по основанию с учетом знака при ней.-Формируются операнды 81 и В2.

сываются в разряды операнда В1 с но мерами i .

Остальные разряды операнда В1 заролняются нулями. ти в Х выч ния вае нео чес но да тре выч ко Н В2 10000110100 С учетом знака (+) при мнимой часX в В В1-В2 111010001000111 81-11 82- 10000110100 loooolloloo iiioi 11101 1110111101 - 111010001000111 А+В 111010010101010110 в предлагаемом устройстве операция итания заменена операцией сложе. При этом код вычитаемого разбится на триады, старшую триаду при бходимости дополняют нулями. Колитво нулей может быть произвольным, при этом суммарная разрядность вычитаемого должны быть кратной м. Разряды вновь полученного кода итаемого инвертируются и к этому у прибавляется код коррекций ..111010010101010110 : п ри ме р.Пусть . . .000 000 001 X 111 ... 111 111 110 111 ... 111 111 110 011 ... 011 011 он 000 ... 000 011 101 inv X 11101 X 00001 + + rnv X 11101 0 OODOO Преобразователь работает следукяци образом. Двоичные киды действительной и мнимой частей (без знаковых разрядов принимаются, в регистры 1 и 2 соответ ственно. Знаковые разряды действительной и мнимой частей принимаются триггеры 28 и 29 распределителя импульсов соответственно. Триггер 27 операции устанавливается в единичное состояние. В момент его перехода из нулевого состояния в единичное форми рователем 30 вырабатывается сигнал У1, по которому соответствующие алгоритму разряды действительной и мни мои частей передаются в регистры 7-1 По сигна ;у У1 в сумматорах 21 и 22 через элементы ИЛИ групп 19 и 20 заносятся коды ... 011011011. Сигнал У1 через элемент 35 задерж ки распределителя импульсов поступа.ет на вторые входы элементов И 31-34 В зависимости от состояния триггеров 28 и 29 знаков действительной и мниMOji частей распределителем импульсов выраЬатываиотся две пары управляющих сигналов: 1)У2 и У2 (задержанный) или УЗ и V3 (задержанный), 2)У4 и У4 (задержанный) или У5 и У5 {задержанный). По сигналу У2 (выход 2 распределителя импульсов) содержимое зегистра 7 подается прямым кодом на сумматор 21 по сигналу У2 (задержанному) содержимое регистра 8 подается обратным кодом на cyNwaTop 21 (знак действительной части при этом положитель-. ный). Ксли знак действительной части отрицательный, то вырабатываются сигнгшы УЗ и УЗ ( задержанный). По сигналу УЗ содержимое регистра 7 подается обратным кодом на сумматор 5l, по сигналу УЗ (задержанному) содержимое регистра 8 подается прямым кодом на сумматор 21. Таким образом,на сумматоре 21 в системе счисления с основанием формируется код действительной части комплексного числа с учетом знака. Одновременно, если знак мнимой части положительный, . вырабатываиотся (Сигналы У4 и У4 (задержанный; по сигналу У4 содержимое регистра 9 подается прямым кодом на сумматор 22. По сигналу У4 (задержанному) содержимое регистра 10 подается обратным кодом на сумматор 22. Если знак мнимой части комплексного числа отрицательный j то вырабатываются сигналы У5 и У5 (задержанный). По сигналу У5 содержимое регистра 9 подается обратным кодом на сумматор 22, по сигналу У5 Iзадержанному) содержимое регистра 10 подается прямым кодом на сумматор 22. Таким образом, на сумматоре 22 формируется код мнимой части комплексного числа с учетом знака. По сигналу У6 содержимое сумматора 22 передается на сумматор 21, т.е. происходит сложение кодов действительной и мнимой частей комплексного числа в системе счисления с основанием . По сигналу У7 сформированный единый двоичный код передается из сумматора 21 выходной регистр. Принцип выполнения операции сложения в системе счисления с основанием , положенный в основу работы сумматоров 21 и 22 изложен в 2) и иллюстрируется табл. поразрядного сложения Из табл. видно, что суммирование в данной системе счисления отличается от суммирования обычных двоичных чисел только для случая, когда 1-е разряды слагаемых равны 1. В этом случае возникает перенос в соседние 1+2 и i+3 разряды. Пример. 11 суммапо модулю два 110 О перенос из нулевого разряда 110 О перенос из первого разряда 101 00 - сумма по модулю +два -1100 - перенос из тре тьего разряда 1110100 - сумма Т.е. в k-й разряд, в данном случае в 3-й разряд может придти сразу две единицы переноса. Принцип построения сумматора в системе счисления с основанием состоит в следующем: а) слагаеьие подаются последовательно, б) в качестве накапливающей части используются триггеры, в) производится поразрядноесложение по модулю 2, г) переносы формируются одновременно из всех разрядов сумм тора, д) сначала в сумме учнтывает ся 0100 составляющая переноса, эат 1000. П р и м е р 2. .101100 1011000 1110100 0010100 1100 + 1010010100 100 1000 111010010100 Такой принциц предложен для тог чтобы исключить возможность возни новения/ переноса в переносе в -м разряде что соответственно услож ло бы схему сумматора. На прИ14ере видно, что в данной системе счисления возможно аддити переполнение. Максимальное число р рядов на которое может ув еличить разрядность суммл равно 8. Поэтом разрядность cyi viaTopoB равна п+8. Максимальное время сложения ва сумматоре (из временной днаграмк фиг.4) равно Т«4Ти(п-1-8) 4ТИП, где Ти - длительность импульса. Максимгшьное время работы обыч го двоичного сумматора, построенн по аналогичному принципу равно Т 2ТиЛ Оценим быстродействие предлага го устройства перевода делах комп сных чисел в единый двоичный код. Основное время затрачивается на в полнение операций сложения. Коды, действительной и мнимой частей фо руются параллельно. tp. - время перевода действи тельной части; время перевода мнимой ч ти; время суммирования на с маторе в системе счисле с основанием p -l+j. Еще Адна операция сложения необходима для получения единого двоичного кода комплексного числа. Тогда tpa 3Tj.i, где tp - время перевода. Так как быстродействие двоичного сумматора в 2 раза больше быстродействия сумматора в системе счисления с основанием , то формула (3) будет выглядеть следующим образом где Т, Lj-, - длительность процедуры сложения на двоичном сумматоре. Сравним выражение (2) и (4) tpi п - Tjj-1 , п ., -б при достаточно большом п выигрыш быстродействия очевиден. Формула изобретения 1. Преобразователь целых, комплексных чисел в двоичный код, содержащий регистры мнимой и действительной чае7ГИ, выходной регистр и распределитель импульсов, отличающийся тем, что, с целью повышения быстродействия, в него введены четыре per гистра, четырнадцать групп элементов И, первая и вторая группы элементов ИЛИ, первый и второй сумматоры с основанием , причем прямые выходы i-x разрядов регистра действительной части (, ), где п число разрядов входного кода, соединены с первыми входами 21-х элементов И первой группы, прямые выходы {i+l)-x разрядов регистра действительной части подключены к первым входс1м 2(i+l)-x и 2(i + 1)-fl-x элементов И первой группы,прямые выходы (i+2)-x разрядов регистра действительной части соединены с первыми входами {2И-4)-х элементов И второй группы, прямые выходы (i+3)-x разрядов регистра действительной части соединены с входами {2i+6)-x и (21+ +7)-х элементов И второй группы, пряivsHe выходы i -х разрядов регистра мнимой части соединены с первыми входами 2 i-x и (2i-f:l)-x элементов И третьей группы, прямые выходы (i+3)-x разрядов регистра мнимой части соединены с первыми входаили (2i+6)-x элементов И третьей группы, прямые выходы 11+1)-х разрядов регистра мнимой части соединены с входами .(21+ +2)-х элементов И четвертой группы, прямые выходы (i +2)-х разрядов регистра мнимой части соединены с первыми вxoдa д (2i-f4)-x и (2i+5)-x элементов И четвертой группы, первые входы остальных элементов И первой.

второЯ, третьей и четвертой групп соединены с входом логического нуля преобразователя, первый выход распределителя импульсов соединен с вторыми входами всех элементов И первой, второй, третьей и четвертой групп, выходы которых соединены с соответствующими входами первого, второго, третьего и четвертого регистров соответственно, прямые и инверсные выходы разрядов первого регистра соединены с первыми входами элементов И пятой и шестой групп соответственно, прямые и инверсные выходы разрядов второго регистра соединены с первыми входги 1И элементов И седьмой и восьмой групп соответственно, прямые и инверсные выходы разрядов третьего регистра соединены с первыми входами элементов И девятой и десятой групп соответственно, прямые и инверсные выходы четвертого регистра соединены с первыми входами элементов И одиннадцатой и двенадцатой групп соответственно, вторые входы элементов И пятой, шестой, седьмой, восьмой, девятой, десятой, одиннадцатой и двенадцатой групп соединены соответственно с вторым, третьим, четвертым, пятым, шестым, седьмлм, восьмлм и девятым выходами распределителя импульсор, первый выход которого соединен

спервыми входами -х m l-j-j

и )-x элементов ИЛИ первой и второй групп, первые входы остальных элементов ИЛИ первой и второй групп соединены с входом логического нуля преобразователя, вторые, третьи, четвертые и пятые входы эдц.ементов ИЛИ второй группы соединены соответственно с выходами элементов И девятой, десятой, одиннадцатой и двенадцатой групп, выходы элементов ИЛИ первой и второй групп соединены с счетными : входами.первого и второго сумматоров с основанием () С1г«зтветственно

выходы кoтopыk соединены соответственно с первыми входами элементов И тринадцатой и четырнадцатой групп, вторые входы которых соединены соответственно с десятым и одиннадцатым выходом распределителя импульсов, выходы элементов И тринадцатой группы соединена с входами выходного регистра, вторые, третьи, четвертые, пятые и шестые входы элементов ИЛИ первой rpynmi соединены соответственно с выходами элементов И пятой, шестой, седьмой, восьмой и четырнадцатой групп.

Источники информации, ринятые во внимание при экспертизе

l.J

10

ь

TJT/ffjf

26

и

LJta

Л

Л5

/

25

J

20

12

21

ри

J7

Pji- г) - frfpfMPc 1/3 fi } fo

P t2}- fP (выЖО if

{вызго if ft- 2)

Pfi- 3j-/7fpff ffc из //- з)-ег0 .

fBb/xo Lffi-3)

P(i г) - frfpfHoc Sfi )- oJ

ff-аи S)foff ,fl).ofdf)

)frfOf fffC f i 2 -UpCJipJtf (-pйвro c).ff/fff /f 3 -тa f

разряда)

1 t

I

ГГ)

ц I j 3

&

:ar