Генератор двоичных чисел Советский патент 1983 года по МПК G06F1/02 

ключей к второму входу второго сумматора, выход четвертого элемента И подключен к первому входу третьего, сумматора, выход третьего сумматора соединен с первым информационным входом третьего коммутатора и с информационным входом четвертого реги-- стра сдвига,.выход которого подключен к вторым входам третьего сумма тора и восьмого, элемента И, выход второго регистра сдвига подключен к второму информационному входу, третьего коммутатора, выход которого подключен к суммирующему входу вычитателя, выход вычитателя соединен с информационным входом второго регистра сдвига, единичным входом

третьего триггера и с вторым входом седьмого элемента И, выход которого подключен к первым входам третьего и пятого элементов И, инверсный выход третьего триггера подключен к второму входу шестого элемента И, первый и второй информационные входы блока сравнения подключены к выходам второго сумматора и первого элемента И соответственно, первый выход блока сравнения подключен к второму входу третьего элемента И, второй и третий выходы блока сравнения через третий элемент ИЛИ подключены к второму входу пятого элемента И, выход восьмого элемента И являетс выходомтенератора двоичных чисел.

ГЕНЕРАТОР ДВОИЧНЫХ ЧИСЕЛ, содержащий первый и второй регистры сдвига, первый сумматор, генератор импульсов, распределитель импульсов, первый и второй триггеры, . элемент задержки, элементы И, ИЛИ, НЕ, причем выход генератора импульсов соединен с входами синхронизации распределителя импульсов Iepвoгo и второго регистров сдвига, выход первого регистра сдвига соединен с первым входом первого сумматора, вы- ход которого подключен к первому Еходу первого элемента И, выход первого элемента И соединен с информационным входом первого регистра сдвига, выход и единичный вход первого триггера соединены соответственно с первым входом второго элемента И и с входом третьего элемента И, выход и единичный вход второго триггера соединены соответственно с первым входом четвертого элемента И и с выходом первого элемента ИЛИ, первый и второй входы которого подключены к выходам пятого и шестого элементов И соответственно, о тличающийся тем, что, с целью расширения функциональных возможностей, состоящего в генерировании последовательности простых чисел, он содержит третий и четвертый регистры сдвига, второй и третий сумматоры, вычитатель, блок сравне- ния, третий, четвертый, пятый и шестой триггеры, три коммутатора, причем выход генератора импульсов соединен с входами синхронизации третьего и четвертого регистров сдвига и блока сравнения, первый выход распределителя импульсов соединен с вторым входом первого сумматора и нулевым входом третьего триггера, второй и третий выходы распределителя импульсов соединены соответственно с первыми и информационными входами первого и второго коммутаторов, ft-и выход ( Пг - разрядность чисел) распределителя импульсов соединен с нулевыми входами первого, второго и четвертого тригS геров, с первыми входами шестого и сл седьмого элементов И и через элемент задержки с установочным входом блока сравнения, единичный вход четвертого триггера и счетные входы пятого и шестого триггеров подключены соответственно к выходам пятого элемента И, первого элемента ИЛИ и третьего элемента И, выходы первого и второго триггеров подключены к входам второго элемента ИЛИ, О) выход которого соединен с управляющим входом третьего коммутатора и через элемент НЕ с вторым входом О5 первого элемента И, выход четвертого триггера подключен к первому -si входу восьмого элемента И, выходы 4:; пятого и шестого триггеров соединены с управляющими входами первого и второго коммутаторов соответственно, выходы первого и второго коммутаторов подключены к.вторым входам четвертого элементов И соответственно, выход второго элемента И подключен к первому входу второго сумматора, выход второго сумматора соединен с вычитающим входом вычитателя и информационным входом третьего регистра сдвига, выход которого под

1

Изобретение относится к автоматике и вычислительной технике и преназначено для генерирования последовательности простых чисел.

Известен генератор двоичных чисел, содержащий генератор тактовых импульсов, регистр сдвига, два блока сумматоров, счетчик, группу элементов И, два коммутатора и элемент И с соответствующими связями Щ .

Наиболее близким по технической сущности к изобретению является генератор двоичных чисел, содержащий два регистра сдвига, сумматор, элементы задержки, триггеры, элементы И, ИЛИ, генератор импульсов, два распределителя импульсов, два блока настройки. Выход генератора импульсов соединен с входами синхронизации первого и второго регистров сдвга, выход первого регистра сдвига соединен с первьом входом сумматора, выход которого через первый элемент И подключён к входу первого регистра сдвига, выходы первого и второго элементов И через элементы задержки подключены к входам элемента ИЛИ, выход которого подключен к входу первого триггера, выход которого подключен к первому входу третьего элемента И, выход и единичный вход второго триггера соединены с первым входом четвертого элемента И и с выходом элемента ИЛИ 2 .

Недостатком известных генераторов двоичных чисел являются ограниченные функциональные возможности, не позволяющие генерировать последовательности, простых чисел.

Целью изобретения является расширение функциональных возможностей генератора двоичных чисел, состоящее в генерировании последовательности простых чисел.

Поставленная цель достигается тем, что генератор двоичных чисел, содержащий первый и второй регистры сдвига, первый сумматор, генератор импульсов, распределитель импульсов, первый и второй триггеры, элемент задержки, элементы И, ИЛИ, НЕ, приче& выход генератора импульсов соединен с входами синхронизации распределителя импульсов первого и второго регистров сдвига, выход первого регистра сдвига соединен с первым входом первого сумматора, выход которого подключен к первому входу первого элемента И, выход первого элемента И соединен с информационным входом первого регистра сдвига,, выход и единичный вход первого триггера соединены соответственно с первым входом второго элемента И и с входом третьего элемента И, выход и единичный вход второго триггера соединены соответственно с первым входом четвертого элемента И и с выходом первого элемента ИЛИ, первый и второй входы которого подключены к выходам пятого и шестого элементов И соответственно, дополнительно соедержит третий и четвертый регистры сдвига, второй и третий сумматоры, вычитатель, блок сравнения, третий и четвертый, пятый и шестой триггеры, три коммутатора, причем выход генератора импульсов, соединен с входами синхронизации третьего и четвертого регистров сдвига и блока сравнения, первый выход распределителя импульсов соединен с вторым входом первого сумматора и нулевым входом третьего триггера, второй и третий выходы распределителя импульсов fсединены соответственно с первыми и вторыми информационными входами первого и второго коммутаторов, Й-й выход (М - разрядность чисел) распределителя импульсов соединен с нулевыми входами первого, второго и четвертого триггеров, с первыми входами шестого и седьмого элементов И и через элемен.т задержки с установочным входом блока сравнения, единичный вход четвертого триггера и счетные входы пятого и шестого триггеров подключены соответственно к выходам пятого элемента И, первого элемента ИЛИ и третьего элемента И, ВЫХОДЫ первого и второго триггеров подключены к входам второго элемента ИЛИ, выход которого соединен с управляющим входом третьего коммутатора и через элемент НЕ с вторым входом первого элемента И, выход четвертого триггера подключен к первому входу восьмого элемента И, выходы пятого и шестого триггеров соединены с управляющими входами первого и второго коммутаторов соответственно, выходы первого и второго коммутаторов подключены к в.торым входам четвертого и второго элементов И соответственно, выход второго элемента И подключен к первому входу второго, сумматора, выход второго сумматора соединен с вычитающим входом вычитателя и информационным входом третьего регистра сдвига, выход которого подключен к второму входу второго сумматора, выход четвертого элемента И подключен к первому входу третьего сумматора, выход третьего сумматора соединен с первым информационным входом третьего коммутатора и с информационным входом четвертого регистра сдвига, выход которого подключен к вторым входам третьего сумматора и восьмого элемента И, выход второго регистра сдвига подключен к второму информационному входу третьего коммутатора, выход которого подключен к суммирующему входу вычитателя, выход вычитателя соединен с информационным входом второго регистра сдвига, единичным входом третьего триггера и с вторым входом седьмого элемента И, выход которого подключен к первым входам третьего и пятого элементов И, инверсный выход третьего триггера подключен к второму входу шестого элемента И, первый и второй информационные входы блока сравнения подключены к выходам второго сумматора и первого элемента И соответственно, первый выход блока сравнения подключен к второму входу третьего элемента И, второй и третий выходы блока сравнения -через третий элемент ИЛИ подключены к второму

входу пятого элемента И, выход в.осьмого элемента И является выходом генератора двоичных чисел.

На чертеже представлена функциональная схема генератора двоичных чисел.

Генератор содержит генератор 1 имп-ульсов, распределитель 2 импульсов, выходную шину 3, регистры 4-7

0 сдвига, сумматоры 8-10, вычитатель 11, блок 12 сравнения, триггеры 13-18, коммутаторы 19-21, элементы И 22-29, элементы ИЛИ 30-32, элемент НЕ 33, элемент 34 задержки.

Генератор двоичных чисел работа5ет следующим образом.

Генератор 1 импульсов вырабатывает последовательность импульсов частоты i, из которой распределитель 2 импульсов формирует rt после0довательностей импульсов частоты :f/n , сдвинутых друг относительно друга на один период Т-1/f. Так как выходные импульсы генератора 1 импульсов синхронизируют работу регистров 4-7

5 сдвига, которые содержат по И разрядов каждый, то выходные сигналы распределителя 2 импульсов синхронизируют соответствующие разряды регистров 4-7 сдвига.

0

В исходном состоянии триггеры 13-18 обнулены, в регистры 5 и 6 записан начальный двоичный код числа А-6 Х-1 ( - целое число), в регистр 7 - начальный двоичный код

5 числа В-5. На выходе элемента ИЛИ 32 формируется сигнал логического нуля, который устанавливает коммутатор 19 в исходное состояние. В исходном состоянии коммутатор 19 подключает выход регистра 5 сдвига к входу пос0ледовательного вычитателя 11.

Двоичные коды начальных чисел А и В с выходов регистров 5 и 7 сдвига соответственно за п тактов сдвигаются на входы вычитателя 11, на

5 выходе которого формируется последовательный двоичный код разности А-В, который записывается по информационному входу в регистр 5 сдвига. В следующие Ц тактов из разности А-В,

0 сдвигаемой с выхода регистра 5 сдвига, вновь вычитается начальное значение числа В и т.д. до тех пор, пока разность не достигнет нулевого либо отрицательного значения. В про5цессе формирования разности А-КВ, где К - количество циклов вычитания, в регистре 4 сдвига формируется двоичный код числа К, поскольку сумматор 8 увеличивает содержимое реги0стра 4 на единицу в каждом цикле вычитания. На второй вход сумматора S в каждом цикле вычитания поступает сигнал первого выхода распределителя 2 импульсов, который совпадает с первым разрядом двоичного кода.

5

сдвигаемого с выхода регистра 4 сдвига.

В случае, когда разность А-КВ -О триггер 15 находится в нулевом состоянии, в момент действия импульса на последнем выходе распределителя 2 импульсов на выходе элемента И 27 формируется импульсный сигнал, который через элемент ИЛИ 30 поступает на входы триггеров14 и 17 и устанавливает их з единичное состояние. Триггер 14 в единичном состоянии подключает с помощью элемента И 25 второй вход сумматора 9 к выходу коммутатора 20.

Сигнал прямого выхода триггера 17 подключает с помощью коммутатора 20 второй выход распределителя 2 импульсов к второму входу сумматора 9, Так как сигнал второго выхода распределителя 2 импульсов действует во время сдвига с выхода регистра 6 второгоразряда начального числа А, то на в лxoдe сумматора 9 формируется последовательный двоичный код суммы А - 2 , который записывается в регистр 6 сдвига и через коммутатор 19 поступает на вход вычитателя 11. Коммутатор 19 в это время по сигналу логической единицы прямого выхода триггера 14, действующего через элемент ИЛИ 32, подключает вход вычитателя 11 к выходу .сумматора 9 на время Ц тактов.

Сигнал прямого выхода триггера 14 поступает также через элементы. ИЛИ 32 и НЕ 33 на второй вход элемента И 22, закрывая его на время п тактов . Этим обеспечивается стирание накопленного числа тактов вычитания в регистре 4 сдвига,

Спустя п тактов, триггер 14 сбрасывается в нулевое состояние сигналом последнего выхода распределителя 2 импульсов и коммутатор 19 возвращается в исходное состояние, подключая выход регистра 5 сдвига к первому входу вычитателя 11.

Далее вычитатель 11 вновь выполняет циклы вычитания из числа А- 2 числа В до тех пор, пока разность не достигнет нулевого либо отрицательного значения.

В случае, когда разность , триггер 15 находится в единичном состоянии, в которое его устанавливает единица любого разряда разности, действующая на выходе вычитателя 11, Сигнал инверсного выхода триггера 15 блокирует элемент И 27 в момент действия импульса на последнем выходе распределителя 2 импульсов, а элемент И 28 в этот момент времени срабатывает, так как в последнем знакЪвом разряде разности на выходе вычитателя 11 действует единичный сигнал. Сигнал выхода элемента И 28

проходит на выход либо элемента-И 2 либо элемента И 26 в зависимости от выходных сигналов блока 12 сравнения, который сравнивает двоичные коды чисел В и К, действующих на выходах сумматора 10 и элемента И 2 соответственно.

На первом, втором и третьем выходах блока 12 сравнения, формируется сигнал логической единицы, если , и соответственно. Таким образом, элемент И 24 срабатывает при , а элемент И 26 срабатывает при , от сигнала элемен|Та ИЛИ 31. После окончания операции сравнения чисел В и К блок 12 сравнения сбрасывается в исходное состояние сигналом последнего выхода распределителя 2 импульсов через элемент 34 задержки.

Если В5К, то выходной сигнал элемента И 26 через элемент ИЛИ 30 уст.навливает триггер 14 в единичное состояние, триггер 17 переводит в противоположное состояние, а также устанавливает триггер 16 в единичное состояние. Сигнал прямого выхода триггера 16 с помощью элемента И 29 подключает выход регистра 6 сдвига к выходной шине 3. Число А при является простцм числом, последовательный двоичный код которого сдвигается с выхода рб:гистра 6 через элемент И 29 на выходную шину 3 генератора двоичных чисел.

Триггер 14 в единичном состоянии подключает с помощью элемента И 25 второй выход сумматора 9 к выходу коммутатора 20, подключает с помощью коммутатора 19 выход сумматора 9 к первому входу вычитателя 11, а также с помощью элементов НЕ 33 и 22 стирает число К в регистре 4 сдвига.

Триггер 17 в случае единичного или нулевого состояния подключает с помощью коммутатора 20 к второму входу сумматора 9 соответственно второй или третий выходы распределителя 2 импульсов, что обеспечивает увеличение числа А на 2 или 4 соответственно,

В дальнейшем вычитатель 11 выполняет вычитание чи.сла В из числа А+2 или из числа Ач-4 до тех пор, пока вновь разность не достигает нулевого либо отрицательного значения.

Если и ВЛК, то срабатывание элемента И 24 приводит к установке триггера 13 в единичное состо яние, а триггера 18 - в противоположное. Триггер 18 в случае единичного или нулевого состояния подключает с помощью коммутатора 21 к входу сумматора 10 соответственно второй или третий выходы распределителя 2 импульсов, что обеспечива