Устройство для фазовой синхронизации Советский патент 1983 года по МПК H04L7/02 

фиг.1 Изобретение относится к электро связи и может использоваться для эьвделения тактовой частоты из принимаемого дискретного сигнала Известно устройство дискретной фазовой автоподстройки частоты, содержащее последовательно соедине ные задающий генератор, линию заде ки, блок элементов И, элемент ИЛИ, делитель, фазовый дискриминатор и триггер, выходы которого подсоед иены к другим входам блока элемент И, к дополнительным входам которог подключен выход задающего генерато через последовательно соединенные блок фазового сдвига и дополнитель ную линию задержки Г . Недостатком данного устройства дискретной фазовой автоподстройки частоты является.то, что при налич помех на входе фазового детектора коррекция фазы выходного сигнала осуществляется с. большой фазовой погрешностью. Наиболее близким техническим ре шением к изобретению является устройство для фазовой синхронизации, содержащее последовательно со.едине ные за7;ающий генератор и линию задержки, выходы .которой подсоединен к первым входам соответствуьэщих элементов И, а также счетчик, синхронизатор и э 1емент i-ШИ, выход которого через последовательно соединенные делитель частоты и фазовЕлй дискриминатор подсоединен к соответствующим входам счетчика, выходы которого через дешифратор подсоединены к вторым входам элементов И, при- этом выход синхронизатора подсоединен к второму вхо ду фазового дискриминатора 2J . Однако коррекция фазы выходного сигнала производится после прихода каждого внешнего синхроимпульса, поступающего с синхронизатора, поэтому при нарушении канала связи т.е. при воздействии интенсивных помех или при глубоких замираниях сигнала, импульсы синхронизатора не будут соответствовать действительным значениям границ передавае мых посылок, а будут иметь случайный характер, что приводит в резул тате к срывам синхронизма. Цель изобретения - повышение помехоустойчивости. Поставленная цель достигается тем, что в устройство для фазовой синхронизации, содержащее последовательно соединенные задающий генератор и линию задержки, выходы которой подсоединены к первым входам соответствующих элементов И, а также счетчик, синхронизатор и элемент ИЛИ, введены последователь но соединенные блок счетчиков, блок памяти и мультиплексор, к другим входам которого подключены со- ответствующие выходы линии задержки, выходы элементов И подсоединены к соответствующим входам блока счетчиков, к управляющему входу которого подключен выход счетчика, к первому входу которого и вторым входам элементов И подключен выход синхронизатора, а управляющий выход эле- мента ИЛИ подсоединен, к второму входу счетчика и управляющему входу блока .памяти, входы которого подключены к. соответствующим входам элемента ИЛИ. На фиг„1 представлена блок-схема устройства для фазовой синхронизации/ на фиг.2 - временные диаграммы, поясняющие его работу. Устройство для фазовой синхронизации содержит задающий генератор 1, линию 2 задержки, элементы И 3, синхронизатор 4, счетчик 5, элемент ИЛИ б, блок 7 счетчиков, блок 8 памяти - и мультиплексор 9. Устройство для фазовой синхронизации работаетследующим образом. Последовательность импульсов (фиг.2а.) задающего генератора 1 поступает на вход линии 2 задержки,, которая может быть выполнена на регистре сдвига. Последовательности Ц1 f -Рэ (фиг. 2а,б ,в) на отводах линии 2 задержки сдвинуты по фазе друг относительно друга на величину Tj , равную длительности импульсов последовательности ср . При этом период следования Т импульсов последовательности должен соответствовать длительности тактового интервала передаваемого дискретного сигнала, а число используемых отводов линии 2 задержки должно быть равно величине В-Т/г. элементы И 3 обеспечивают подключешие узких импульсов синхронизатора 4, представляющих собой результаты измерения фазы принимаемых импульсов дискретного сигнала, к соответствующим входам блока 7 счетчиков, в момент совпадения на их входах импульсов синхронизатора 4 (фиг.2ж) и: импульсов соответствующих последовательностей линии 2 задержки (фиг.2а,б,в). Блок 7 счетчиков может представлять собой набор 2 отдельных счетчикоВд управляющие входьд которых объединены, а емкость каждого равна гп . Если в течение следования импульсов синхронизатора 4, подсчет которых ведется счетчиком 5, с емкостью равной п я т импульсов поступят на i -ый вх.од блока счетчиков Сфиг.2г), то на соответствующем его выходе появится импульс фиг,23 в Момент времени i который запоминается блоком 8 памяти в виде ( -го номера. Блок 8 памяти может лредставлять собой, например, набор тригверов типа С, информационные входы которых подключены к соответствующим выходам счетчиков, а згшись информации осуществляется в момент поступления задержанного по времени импульса с выхода элемента ИЛИ б на счетные входы триггеров. Далее в 8 памяти информация на выходе соответствующего триггера шифрируется в виде 1 -го номера, поступает на управляющий вход мультиплексора 9 и обеспечивает подключение на выход устройства импульсной последовательности 4 -го выхода линии 2 задержки вместо предыдущего (фиг. 2з} Одновременно импульс с i -го выхода блока 7 счет;1иков через элемент ИЛИ 6 производит установку счетчика 5 в последнее п« В-состояние при котором на его выходе формируется импульс (фиг.2е), устанавливающий в нуль блок 7 счетчиков. С приходом последующего импульса синхронизатора 4 счетчик 5 начинает счет заново, и процесс анализа повторяется. Если при поступлении н импульсо синхронизатора 4 на вход счетчика 5 ни на один вход блока 7 счетчиков не поступило fti импульсов, то после прихода KI -го ш-тульса синхронизатора 4 блок 7 счетчиков устанавливается в нуль выходным импульсом счетчика 5 (фиг.2е, момент времени Ij)- приходом ( п +1) -го импульса синхронизатора 4 счетчик 5 начинает счет заново, при этом фаза выходного сигнала устройства для фазовой синхронизации не меняется, так как блок 8 памяти не производит перезапись входной информации.

Таким образом, коррекция фазы выходного сигнала устройства для фазовой синхронизации может производиться Только в том случае, когда в процессе п измерений фазы принимаемого сигнала Hi измерений совпадут с истинными значениями фазы этого сигнала. Для обеспечения од нозначного выбора из Е последовательностей последовательности , совпадающей по фазе с определенной точностью с истинным значением Фазы принимаемого сигнала, необходимо чтобы ,5ц, т.е. чтобы емкость каждого счетчика блока 7 счетчиков была больше половины емкости счетчика Б.

5 Технико-экономическая эффективность устройства для фазовой синх ронизации по сравнению с извecтны заключается в возможности обеспечить требуемую помехоустойчивость

Q выделения тактовой частоты из принимаемого сигнала за счет того, что в процессе и измерения фазы принимаемого сигнала за истинные принимаются только те П1 измерений, кото5 рые с определенной точностью совпадают с фазой импульсов одной из последовательностей, формируемых в устройстве для фазовой синхронизации в качестве зтаипонов фазы тактовой частоты принимаемого сигнала. Также

0 преимуществом предлагаемого устройства для фазовой синхрониза:ции является то, что время вхождения в синхронизм не зависит от начальной расстройки фазы выходных синхроим-5 пульсов устройства для фазовой синхронизации и принимаемого сигнала и запоминается фаза принимаемого информационного сигнала, что особенно важно при работе короткими

0 сеансами связи в каналах с замираниями, вызывающими перерывы связи, а также при длительном воздействии на входе приемного устройства мощHtJx помех.

f Фиг2

УСТРОЙСТВО ДЛЯ ФАЗОВОЙ СИНХРОНИЗАЦИИ, содержащее последовательно соединенные задаклций генератор и линию задержки, выходы которой подсоединены к первым входам соответствующих элементов И, а также счетчик, синхронизатор и элемент 11ПИ,о тли чающееся тем, что, с целью повышения помехо устойчивости, введены последовательно соединенные блок счетчиков, блок памяти и мультиплексор, к другим входам которого подключены соответствующие выходы линии зсщержки, выходы элементов И подсоединены к соответствующим входам блока счетчиков , к управляющему входу которого подключен выход счетчика, к первому входу которого и вторым входвм элементов И подключен выход синхронизатора, а управляющий выход элемента ИЛИ подсоединен к второму входу счетчика и управляющему входу блока памяти, входы которого подключены к соответствующим входам элемента j ИЛИ. (Л