Преобразователь кода Грея в параллельный двоичный код Советский патент 1984 года по МПК G06F5/02 

Изобретение относится к устройствам автоматики и вычислительной техники, а более конкретно - к преобразователям кодов, и может быть использовано, например, в преобразователях перемещение-код подвижных звеньев робота-манипулятора.

Известен преобразователь кода Грея в параллельный двоичный код, содержащий распределитель на () выходов, регистр, установочные входы всех разрядов которого соединены с первым выходом распределителя, а информационные входы всех его разрядов подключены к выходам соответствующих элементов И входной группы, первые входы которых объединены и подключены к единичному выходу триггера, счетный вход которого через элемент задержки соединен с входной шиной преобразователя, вторые входы элементов И входной группы подключены к соответствующим выходам распределителя, управляющий элемент И, один вход которого подключен к (п-|-2)-му выходу распределителя, другой его вход - к единичному выходу триггера, а выход управляющего элемента И соединен со счетными входами всех разрядов регистра, элементы И выходной группы, первые входы которых объединены и подключены к ()-му выходу распределителя, вторые входы их подключены к единичным выходам соответствующих разрядов регистра, а выходы элементов И выходной группы соединены с соответствующими выходными шинами преобразователя СИ ,

Недостаток известного преобразователя состоит в относительно низком быстродействии, так как в нем для преобразования mn-разрядных чисел, требуется т-() такта, причем снижение быстродействия обусловлено, в частности, тем, что в нем затрачивается время (один такт) на перезапись начального состояния триггера в младший разряд регистра (особенность алгоритма работы преобразователя).

Наиболее близким по технической сущности к предлагаемому является преобразователь кода Грея в параллельный двоичный код, содержащий распределитель импульсов на (п+1) выходов, где п - числЪ разрядов входного кода, регистр, установочные входы всех разрядов которого соединены с первым выходом распределителя импульсов, а информационные входы всех его разрядов, кроме младшего, подключены к выходам элементов И входной группы, первые входы которых объединены и подключены к единичному выходу триггера первого, счетный вход которого через первый элемент задержки соединен с входом преобразователя, при этом вторые входы элементов И входной группы подключены к соответствующим выходам распределителя, первый и второй управляющие элементы И, первые входы которых объединены и подключены к (п + 1)-му выходу распределителя импульсов, а входы - соответственно к единичному и нулевому выходам первого триггера, установочный вход которого соединен с первым выходом распределите0 ля импульсов, первая и вторая группы элементов И, первые входы которых соединены соответственно с единичными и нулевьлми выходами соответствующих разрядов регистра, а вторые вхо5 ды элементов И первой и второй групп объединены и подключены соответственно к выходам второго и первого управляющих элементов И и элементы ИЛИ группы, первые и вторые входы котол рых подключены к выходам соответствующих элементов И первой и второй выходных групп, а выходы соединены с выходами преобразователя С2.

Недостатком данного преобразователя является относительно низкое быстродействие, так как в нем для преобразования m чисел, каждое иэ которых представлено п-разрядным кодом Грея, требуется m(n+l) тактов, причем снижение быстродействия обу0 словлено, в частности, тем, что он затрачивает время (оди-н такт) на установку триггера и младшего разряда регистра в одно и то же (например, нулевое) состояние.

5 Цель изобретения - повышение

быстродействия преобразования кодов, следующих друг за другом.

Поставленная цель достигается тем, что в преобразователь кода Грея в

0 параллельный двоичный код, содержащий регистр, генератор импульсов, входную группу элементов И, первую и вторую группы элементов И, триггер, первый элемент задержки, первый и

5 второй управляющие элементы И, рас. пределитель импульсов, состоящий из генератора импульсов, счетчика дешифратора и третьей группы элементов И, группу элементов ИЛИ, первый и вторые

Q входы-которых соединены соответственно с выходами элементов И первой и второй групп,а выходы элементов ИЛИ группы являются выходами преобразователя, информационный вход которого через элемент задержки соединен со счетным входом триггера, единичный выход которого соединен с первыми входами элементов И входной группы, вторые входы которых соединены соответственно с выходами элементов И

0 третьей группы, а выходы элементов И входной группы соответственно соединены с управляющими входами всех, кроме младшего, разрядов регистра, прямые и инверсные выходы которого

5 соединены соответственно с первыми входами элементов И первой и второй групп, вторые входы которых соедине ны соответственно с выходами триггера, а вторые входы соединены с вы ходом последнего элемента И третьей группы, первые входы элементов И тре тьей группы соединены с соответствующими выходами дешифратора, входы ко торого соединены с выходами счетчика введены второй триггер, первый и вто рой элементы ИЛИ, элемент И, первый и второй переключатели, второй, тре тий и четвертый элементы задержки, входы которых соединены соответствен но с выходами первого и второго упра ляющих элемен ов И, а выходы соедине ны соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с входами сброса всех разрядов регистра, кроме Младшего, управляющий вход и Bxoji сброса младшего разряда которого соединены соответственно с выходами второго и третьего элементов задержки, третьи входы элементов И первой и второй групп соединены с выходом второго триггера и первым входом элемента И второй вход которого Соединен с выходом генератора импульсов и входами первого и второго переключателей выходы которых соединены соответственно со счетным входом счетчика и первым входом второго элемента ИЛИ, второй вход которого соединен с выходом элемента И, а выход второго элемента ИЛИ является тактовым выходом преобразователя и соединен с вторыми входами элементов И третьей группы и через четвертый элемент задержки соединен с входом сброса счет чика и единичным входом второго триггера, нулевой установочный вход которого соединен с выходом первого переключателя. На фиг.1 приведена блок-схема преобразователя; на фиг.2 - временная диаграмма работы преобразователя Преобразователь содержит распределитель 1 импульсов, регистр 2 с разрядами 3-6, триггер 7, элементы 8-10 задержки, элементы И 11-13 входной группы, элементы И 14-17 первой группы, элементы И 18-21 второй группы, первый и второй управляющие элементы К 22 к 23, элементы ИЛИ 24-27 группы, первый элемент ИЛИ 28. Информационный вход 29 преобразователя через элемент 8 задержки соединен со счетным входом триггер 7. Вторые входь элементов И 11-13 подключены соответственно к выходам 30-33 распределителя 1 импульсов. Первые и вторые входы элементов ИЛИ 24-27 группы подключены к выходам соответствующих элементов И 14-17 и 18-21, а выходы соединены с информационными выходами 34-37 пре образователя, прямой выход 38 гера 7, тактовый выход 39 преобразователя служит для синхронизации работы преобразователя с источником информации. Предлагаемый преобразователь кода Грея также содержит генератор 40 импульсов, элемент И 41, группу элементов И 42-45, элемент ИЛИ 46, элемент 47 задержки, триггер 48, счетчик 49, дешифратор 50 и переключатели 51-52. Возможны другие варианты выполнения схемы распределителя 1 импульсов. Общим для них будет то, что они обеспечивают выдачу управляющих сигналов в определенные моменты времени. На фиг.2 обозначены импульсы Т 40 на выходе генератора 40, сигнал Т 48 на единичном выходе триггера 48, сигналы Вых.38, Вых.33, Вых.30, Вых.31, Вых.32, на управляющих выходах 38, 33, 30, 31, 32 распределителя 1, сигналы КГР, соответствующие коду Грея и подаваемые на вход 29 преобразователя, сигналы СВх на счетном входе триггера 7 сигналы ВыхТ на единичном выходе триггера 7, сигналы ИВхЗ-ИВхб на информационных входах разрядов 3-6 регистра 2, сигналы Вых 34-Вых 37 на выходах 34-37 преобразователя. Устройство работает следующим образом. i Пусть требуется преобразователь кодов Грея 1101 и 1011, поступающих на вход устройства последовательно младшими разрядами вперед {фиг.2). Нажатием переключателя 51 импульсы с генератора 40 устанавливают триггер 48 и счетчик 49 в исходное состояние О. (Исходное состояние триггера 7 и разрядов регистра 2 безразлично). При этом на выходе 38 распределителя 1, а следовательно, на третьих входах элементов И 14-21 отсутствует потенциал, разрешающий выдачу кода с регистра 2 на выходы 34-37 преобразователя. При нулевом состоянии счетчика 49 подготовлен элемент И 45. Далее с нажатием переключателя 52 первый из импульсов генератора 40, прошедший через его контакты и элемент ИЛИ 46, поступает на вход элемента 47 задержки, разрешает вьщачу первого (младшего) разряда кода Грея на вход 29 (вход элемента 8 задержки) и появляется на выходе 33 распределителя 1 (фиг.2). Данный сигнал, пройдя через элемент И 22 (триггер 7 в состоянии 1), поступает на вторые входы элементов И 1821 и на вход элемента 9 задержки. При этом выдачи кода с регистра 2 на выходы 34-37 преобразователя не будет, так как на третьих входам элементов И 18-21 o-j-сутствует разрешающий сигнал с выхода 38 распределителя 1.

Пройдя через элемент 9 задержки, .указанный управляющий сигнал устанавливает младший разряд 3 регистра 2 в состояние 1, пройдя через, элемент 9 задержки, указанный управляющий сигнал устанавливает младший разряд 3 регистра 2 в состояние 1 пройдя также элемент ИЛИ 28 - остальные (старшие) разряды 4-6 регистр 2 в состояние О. Несколько поздне (фиг. 2) сигнал первого разряда: кода Грея, пройдя через элемент 8 задержки, поступает на счетный вход триггера 7 и изменяет его состояние.При этом первый импульс генератора 40, пройдя элемент 47 задержки, записыяает 1 в счетчик 49 и триггер 48, в результате чего оказывается подготовленным элемент И 42 а на третьих входах элементов И 14-21 появляется разрешающий потенциал.

Таким образом, после первого такта в младший разряд 3 регистра 2 записывается исходное состояние триггера 7 (состояние 1), а благодаря триггеру 48 и элементу И 41 происходит также закорачивание переключателя 52.

Второй импульс генератора 40, пройдя элементы 41 и .46, разрешает выдачу второго разряда кода Грея на вход 29 преобразователя, а пройдя через элементы 42 и 11, переписывает второе (нулевое) состояние триггера 7 во второй разряд 4 регистра 2. После этого второй импульс генератора 40, пройдя элемент 47 задержки, добавляет 1 в счетчик 49. Так как второй разряд кода Грея равен 0, во втором такте состояние триггера 7 не меняется.

Третий импульсгенератора 40, пройдя элементы 41 и.46, разрешает выдачу третьего разряда кода Грея на вход 20 преобразователя, а пройдя через подготовленный элемент И 43, поступает на вход элемента 12, переписывая в разряд 5 регистра 2 нулевое состояние триггера 7. После этого третий разряд кода Грея, равный 1, пройдя через элемент 8 задержки, переводит.триггер 7 в единичное состояние. Одновременно третий импульс генератора 40, пройдя элемент 47 задержки, добавляет в счетчик 49 1, подготавливая тем самым элемент И 44.

Четвертый импульс генератора 40, пройдя элементы 41 и 46, разрешает выдачу четвертого разряда кода .Грея на вход 29 преобразователя, а пройдя через элементы 44 и 13, .записывает 1 в старший разряд 6 регистра 2. После этого четвертый разряд кода Грея, равный 1, пройдя через элемент 8 задержки, переводит триггер 7 в состояние О. Одновременно чет0 вертый импульс генератора 40, пройдя элемент 47 задержки, добавляет 1 в счетчик 49, подготавливая тем самым элемент И 45.

Пятый импульс генератора 40, 5 пройдя элементы 41 и 46, разрешает вьщачу первого (младшего) разряда следующего кода Грея на вход 29 преобразователя, а пройдя через элементы 45 и 23, разрешает выдачу содержимого разрядов 3-6 регистра 2 через элементы 14-17 на выходы 34-37 преобразователя (фиг.2).Этот же импульс, пройдя через элемент 40 задержки, записывает О в младший разряд 3 регистра 2, а пройдя также элемент 28 устанавливает в исходное состояние остальные разряды регистра 2. При этом первый разряд кода Грея, пройдя через элемент 8 задержки, записывает 1 в триггер 7. 0 Одновременно пятый импульс генератора 40, пройдя элемент 47 задержки, добавляет 1 в, счетчик 49, подготавливйя тем самым элемент И 42. Шестой импульс генератора 40 за5 писывает во второй разряд 4 регистра 1. Седьмой и восьмой импульсы генератора 40 записывают О в третий 5 и четвертый 6 разряды регистра. Девятым импульсом генератоQ pa 40 проинвертированное содержимое регистра 2 выдается на выходы 34-37 преобразователя (фиг.2).

Таким образом, для преобразования двух четырехразрядных чисел в предлагаемом устройстве потребовалось всего 2x4+1 9 тактов. В общем случае для преобразования m чисел, записанных каадый в п-разрядном коде Грея, требуетсявсего т-(п-к) тактов. В схеме прототипа для этого требуется 0 m -(п+О mn-fm тактов, т.е. на т-1 тактов больше.

Следовательно, введение новых элементов и связей между ними позволяет существенно повысить быстродей5 ствие преобразователя. Данный положительный эффект- в наибольшей степени проявляется при больших значениях m .

ПРЕОБРАЗОВАТЕЛЬ КОДА ГРЕЯ В ПАРАЛЛЕЛЬНЫЙ ДВОИЧНЫЙ КОД, содержащий регистр, генератор 1 мпульсов, входную группу элементов И, первую и вторую группы элементов И, триггер, первый элемент задержки, первый и второй управляющие элементы И, распределитель импульсов, состоящий из генератора импульсов, счетчика, дешифратора и третьей.группы элементов И, группу элементов ИЛИ, первый и вторые входы которых соединены соответственно с выходами элеме1нтов и первой и второй групп, а выходы элементов ИЛИ группы являются выходами преобразователя, информационный вход которого через элемент задержки соединен со счетным входом триггера, единичный выход которого соединен с первыми входами элементов.и входной группы, вторые входы которых соединены соответственно с выходами элементов И третьей группы, а выходы элементов И входной группы соответственно соединены с управляющими входами всех, Кроме младшего,разрядов регистра, прямые и инверсные выходы которого соединены соответственно с первыми входами элементов И первой и второй групп, вторые входы которых соединены соответственно с выходами триггера, а вторые входы соединены с выходом последнего элемента И третьей группы, первые входы элементов И третьей группы соединены соответствующими выходами дешифратора входы КОТОРОГО соединены с выходами счетчика- отличающийс-я тем. что, с целью повышения быстропействия. в него введены второй триггер , первый и второй элементы ИЛИ, элемент И, первый и второй переключатели, второй, третий и четвертый элементы задержки, входы которых соединены соответственно с выходами первого и второго управляющих элементов и, а выходы соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого со единен с входами сброса всех разрядов регистра, креме младшего, управляющий вход и вход сброса младигего разр.чда которого соединены соответственно с выходами второго и третьего элементов задержки, третьи входы элементов И первой и второй, групп соединены с выходом второго триггера и первым входом элемента И, второй вход которого соединен с выходом генератора импульссв и входами первого и второго переключателей, выходы которых соединены соответст:л венно со счетным входом счетчика и j: первым входом второго элемента ИЛИ, второй вход которого соединен с выходом элемента И, а выход второго элемента ИЛИ является тактовым выходом преобразователя и соединен с вторыми входами элементов И третьей группы и через четвертый элемент задержки соединен с входом сброса счетчика и единичным входом второго триггера, нулевой установочный вход которого соединен с выходом первого пе- . реключателя.