Устройство для извлечения квадратного корня Советский патент 1984 года по МПК G06F7/552 

Изобретение относится к вычислиельной технике и может быть испольовано в цифровых вычислительных маинах последовательного действия.

Известно устройство для извлечения квадратного корня, содержащее 5 сумматор, регистр, счетчик, две зруппы элементов И, блок управления щ.

Недостатками устройства являются большие аппаратурные затраты и сложность, которая не допускает примене- 10 ния динамических регистров.

Наиболее близким к изобретению является устройство для извлечения квадратного корня, которое содержит регистр операнда, сумматор, триг- з гер, блок формирования цифры, регистр коррекции, вспомогательный регистр и группы элементов типа И, ИЛИ и НЕ 2 .

Цикл работы такого устройства ра- 20 вен(п+4, т.е. на 4 такта больше разрядности п операнда (подкоренного выражения, что приводит к увеличению времени выполнения.операции.

75

Целью изобретения является уве- - .

личение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для извлечения квадратного корня, содержащее регистр операнда, вспомогательный 30 регистр, регистр коррекции, триггер, сумматор, выход суммы которого соеинен с входом записи вспомогательного регистра, счетный вход триггера подключен к первой тактовой ши- 35 не устройства, содержит первый, второй и третий буферные регистры, сумматор по модулю два, одноразрядный регистр/ первый,второй элементны И, элемент 2И-ИЛИ, элемент НЕ, выход 40 которого соединен с первыми входами первого буферного регистра, выход которого соединен с первым входом сумматора, выход переноса которого соединен с входом одноразрядного регистра и первым входом второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом третьего буферного регистра, . выход которого соединен с входом регистра коррекции и первым входом . сумматора по модулю два, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом сумматора, 55 третий вход которого соединен с выходом одноразрядного регистра и информационным входом триггера, выход которого соединен с вторым входом сумматора по модулю два, вы- 60 ход регистра операнда соединен с вторым входом первого элемента И, выход которого соединен с входом второго буферного регистра, выход которого соединен с входом регистра 65

операнда и вторым входом элемента 2И-ИЛИ, третий вход которого соединен с второй тактовой шиной устройства и входом элемента НЕ, четвертый вход элемента 2И-ИЛИ соеди|Нец с выходом вспомогательного регистра, первая тактовая шина соединена с вторым входом третьего элемента И, третья тактовая шина устройства соединена с вторым- входом второго элемента ИЛИ, выход регистр коррекции соединен с вторым входом первого элемента ИЛИ, четвертая тактовая шина устройства соединена с вторым входом второго элемента И.

На чертеже приведена блок-схема устройства.

Устройство содержит вспомогательный, регистр 1 и регистр 2 операнда, регистр 3 коррекции, триггер 4, сумматор 5, буферные рез истры 6-8 сумматор 9 по модулю два, элемент 2И-2ИЛИ 10, два двухвходовых элемента И 11 и 12, два двухвходовых элемента ИЛИ 13 и 14, элемент НЕ 15, одноразрядный регистр 1(5, двухвходовый элемент И 17, тактовые шины Т (1,2), Т(п+2,п+3), Т(ц+3).

Принцип работы устройства следующий.

Устройство работает по тактам. Такт - это время представления одного разряда последовательного кода на выходе динамического регистра Период времени, за который формируется одна цифра результата и равный (п +3) тактам, назовем циклом устройства (машинным циклом).

В исходном состоянии (первый такг первого машинного цикла) состояние узлов устройства следующее: в разрядах (4 -(п+З) резгистра 2 находитсяh -разрядный операнд, в .остальных (младших разрядах регистра 2 записаны.нули, в буферном регистре 7 записаны И и() цифры операнда, регистр 16 и триггер 4 в единичном состоянии, в остальных регистрах записаны нулевые коды.

Рассмотрим j -и цикл работы устройства.

I . .

В nepBoVt такте j -го цикла состояние узлов устройства следующее: в разрядах (2j+2y-(n+3) регистра 2 находятся 1-ая -П-2(j-l)-цифры операнда, в. остальных разрядах регистра 2 записаны нули, в регистре 1 находится очередной остаток, полученный B(J-I) цикле, в буферном регистре 7 находятся И-(2J-2) и(1.-(2}-3) цифры операнда, в разрядах ()-1V-1 регистра 3 находятсяh -( -2) цифры результата, в остальных разрядах .записаны нули, в третьем разряде буферного регистра 8 записана Л-(j-1) цифра результата. в остальных разрядах буферного регистра 8 записаны нули, в регистре 6 находятся нули, триггер 4 установлен в состояние, определяемое М -(i-IV цифрой результата, которая вычислена B{J-1) цикле. Цепь циркуляции регистра 2 замыкается через двухразрядный.регис б, общая длина циркуляции составля )разрядов. Следовательно, за цикл число, находящееся в регис ре 2, сдвигается на два разряда в стррону старших.разрядов, причем со стороны младших разрядов буферные регистры 6 и 2 заполняются нулями, так как в тактах f(n+2fn+3)) элемент И 11 закрыт и цепь циркуляции между регистрами 2 и 6 разорвана. Очередные два разряда операнда сдвинутые B(i-l) цикле, поступают в регистр 7. На сумматоре 5 производится -в течение j -го цикла суммирование числа, хранящегося регист рах 1 и 6, с числом, поступившим с регистров 3 и 8. При этом две младшие цифры первого числа предста ляют собой П-(2.j-2) и11-(2}-3) цифры операнда, а две младшие цифры второго числа - единицы, остальные цифры, представляющие прямой или обратный код результата, вычисленного в предыдущих()-1) циклах. Выдача прямого или обратного кода (j-1) го приближения результата на сумматор управляется триггером 4, на котором записана (-1} цифра результата, и осуществляется через су матор по модулю два и элемент ИЛИ 14. При нулевом состоянии триггера 4 выдается прямой код, при единичном -обратный. В последнем такте суммирования (такт 3) j -го цикла на выходе переноса Р, суммато ра 5 получают очередную j -я цифру результата, которая в первом тактё 1}+1) цикла записывается в третьем разряде буферного регистра 8 (через элементы И 12 и ИЛИ 13) и в регистре 16, откуда она переписывается на триггер 4. Таким образом, заканчивается j г-и цикл работы устройства. Состояние узлов устройства в такте T(j +1)о цикла следующее: в разрядах:(2}+4)-(п+3) регистра 2 находятся l-.n-2j цифры операнда, в остгшьных разрядах регистра 2 - нули, в. регистре 1 находится очередной остаток, полученный в j -м цикле, в регистре 7 находятся - })-- (2i-l) цифры операнда, в разрядах ji -1 регистра 3 находятся n-h-lj-l) цифры результата, в третьем разряде регистра 8 записана (п -)) -цифра результата, триггер 4 установлен в состояние, определяемое Ih-j -цифрой результата, которая вычислена B.f-M цикле. Предлагаемое устройство позволяет вычислять h +1 цифр результата. В известном устройствеКаждая цифра .результата получается за( ft 4-4) такта, в предлагаемом - за(п+3)такта. Следовательно, заh +1 цикл прк вычислениип +1 цифр результата выигрыш в быстродействии предлагаемого устройства составляет и+1 тактов. Предлагаемое устройство для извлечения квадратного корня также, как и известное устройство, исЗпользует последовательный принцип работы. Все регистры предлагаемого устройства выполнены динамическими, что позволяет расширить область его применения за счет использования в малогабаритных вычислительных устройствах на интегральных динамических регистрах. Аппаратурные затраты на реализацию предлагаемого и известного устройства практически равны.

УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее регистр операнда, вспомогательный регистр, регистр коррекции, триггер, сумматор, выход суммы которого соединен с входом записи вспомогательного регистра, счетный вход триггера подключен к первой тактовой шине устройства, отличающееся тем, что, с целью повышения быстродействия, оно содержит первый, второй и третий буферные регистры, сумматор по модулю два, одноразрядный регистр, первый и второй элементы ИЛИ, первый и второй элементы И, элемент 2И-ИЛИ, элемент НЕ, выход которого соединен с первыми входами первого буферного регистра, выход которого соединен с первйм входом сумматора, выход переноса которого соединен с входом одноразрядного регистра и первым входом второго элемента И, выход которого сое динен с первым входом первого .-элемента ИЛИ, выход которого соединен с входом третьего буферно1 о регистра, выход которого соединен с входом коррекции и первым входом сумматора по модулю два, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом сумматора, третий вход которого соединен с выходом одноразрядного регистра и информационным входом триггера, выход которого соединен с вторым входом сумматора по модулю два, выход регистра операнда соединен с вторым входом первого элемента И, выход , (Л которого соединен с входом второго буферного регистра, выход которого соединен с входом регистра операнда и вторым входом элемента 2И-ИЛИ, третий вход которого соединен с второй тактовой -шиной устройства, и входом элемента Н-Е, четвертый вход элемента 2И-ИЛ соединен с выходом вспомогательного регистра, первая эо тактовая шина соединена с вторым if входом третьего элемента И, третья тактовая шина устройства соединена vl с вторым входом второго элемента X 00 ИЛИ, выход, регистра коррекции соединен с вторым входом, первого элемента ИЛИ, четвертая тактовая шина устройства соединена с вторым вхощом второго элемента И.