Запоминающее устройство с самоконтролем Советский патент 1984 года по МПК G11C29/00 

та ИЛИ, выход которого н выходы эле ментов И второй группы соединены с входами второго элемента liTMs, выход которого подключен к однрму из входов второго элемента И, выход которого является выходом блока, а другие входы и элементов И групп явлетотся входами блока.

3, Устройство Г; rm. 1 и 2, о тл и ч а ю щ е е с я тек, что .второй логический блок содер,-,.г третий элемент ИЛИ, третий элемент И, один из входов которого подключен к выходу третьего элемента ИЛИ, входы которог и другие входы третьего элемента И

являются входами блока, выходом которого является выход третьего элемента Но

4. Устройство по ПП.1 - 3, о тXI и ч а 10 щ е е с я тем, что третий логический блок i,одержит элемент НЕ и четвертьй элемент 1-ШИ, выходы которьк подкл очены соответственно к первомз и к второму входам четвертого элемента Н, выход которого является выходом блока, а третий вход и входы элемента НЕ и четвертого элемента ИЛИ являются входами блока.

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее иакотттель, входы которого соединены с выходами первого регистра числа, а выходы - с входами второго регистра числа, формирователи сигналов четности, формирователь сигналов проверочного слова, дешифратор одиночных ошибок, блок обнаружения двухкратных ошибок, блок оанарул ения пакетных ошибок и формирователь сигналов кода Хемминга, входы которого являются информационными входами устройства и соединены с одними из входов первого формирователя сигналов четности, другие входы которого подключены к выходам формирователя сигналов кода Хемминга, прямые выходы второго регистра числа соединены с входами формирователя сигналов проверочного слова и одним из входов второго формирователя сигналов четности, выход которого подключен к одним из входов дешифратора одиночньпс ошибок, блока обнаружения двухкратных ошибок и блока обнаружения пакетных ошибок, другие входы которых и другие входы второго форм11рователя сигналов четности соединены с выходами формирователя сигналов проверочного слова, прямые выходы второго регистра числа являются информационными выходами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения его надежности за.счет обнаружения трехкратных ошибок, в пего введены логические блоки, первый элемент М и коммутатор, одни из нхоДов которого подключены соответственно к В1; ходам первого формирователя сигналов четности и к выходам формирователя сигналов кода Хемминга, а § выходы - к входам первого регистра числа, причем одни из входов перво(Л вого элемента И и логических блоков с первого по третий соединены сооте ветственно с выходом второго формирователя сигналов четности и с выходами формирователя сигналов проверочного слова, а другие входы логнческ1-гх бло-ков и первого элемента М подключены с© к контрольному выходу второго регистра числа, ьшверсные выходы которого и выход третьего логического блока ГчЭ ГчЭ соединены соответственно с другими входами коммутатора, вьтходы логичес00 ких блоков, первого элемента И, дешифратора одиночных ов1ибок, блока обнаружения двухкратньос ошибок и блока обнаружения пакетных ошибок являются контрольными выходами устройства. 2.Устройство по п.1э о т л и ч а- ю щ е е с я тем, что первьш логический блок содержит группы элементов И, второй элемент И и элементы 11ЛИ, причем выходы элементов И первой группы подключены к входам первого; элемен

Изобретение относится к вычислительной технике, в частности к запоминающим ус тройс ТВ а. Известно запоминающее устройство с автономным контролем, содержащее HP утолители, схемы формирования проБэропного слова, дешифратор однораэр ньгк ошибок и схему обнаружения много разрядных оашбок L ij . Недостатком известного устройства является навозмолшость исправления ouDi6oK с разрядностью более одной. Наиболее блинкиг-з ехническ1Ф1 решением к изобретению является запоминающее устройство с автономным, кон тролем, содержагцее накопители, входной и выходной регистры числа, срормя , рователь контрольных разрядов кода Хемминга, формирователи проверочного слова, дешифратор одноразрядных ошибок, блок обнаружения двухкратных ошибок, входные и выходные формирова дОЛи четности,блок обнаружения пакетных ошибок, причем информационные входы входного регистра числа соединены с входными, а выходы выход ного регистра числа - с выходными нишами, одни входы входного формирователя четности подключены к входным шинам, другие входь: - к выходам формирователей KOHTpoj/BHbDC разрядов кода XeMMjfflra, соедиисепньк контрольными входами входного регистра числа, причем входы формирователей конт рольных разрядов соединены с входным шинами устройства, входы формирователей проверочного слова соединены с выходами выходного регистра числа, а выходы - с Одними входами дешифратора однократных ошибок и блоками обнаружения двухкрат11ь х к пакетпык ошибок, другие входы которьи; подюшчены к вьгходу выходного формирователя четности., входы выходного форми ователя четности соединены с з.ькодаии выходного регистра числа и выхсдамк формирователей проверочного слова 2j . Недостатком такохо ус7ройства я.вляется невозмолшость исправления ошибок с разрядностью более одной, что снижает его надежность. Цель изобретения - повышениг надеяагости устройства за счет обнару хения трехкратных ошибок, Поставленная цель достигаегел тем, что в запоминающее устройство с самоконтролем, содерлсащее накопитель ., входы которого соед1-шены с вы:-:од,ами первого регистра 4HCvia, а выходы - с входами второго регистра числа, формирователи сигналов четности, формирователь сигналов проверох{1:ого слова, дешифратор одш очных ошибок, блок обнаружения двухкратиьв ; ошибок, блок обнарулсения пакетных оыибок и формирователь сигналов кода Хеммчнга, входы которого являются инфор ;аиионными входами устройства и соединены с одними из входов первого фор:.шрСЗателя сигналов четности, дру.гке входы которого подключены к выходам формыватепя сигналов кода.Хемминга, прямы выходы второго регистра числа соеди нены с входами формирователя сигналов проверочного слова и одним из входов второго -лрмирователя сигналов четности, выход которого подключен к одщ-м из входов дешифратора одиночных ошибок, блока обнаружения двухкратных ошибок и блока обнаружения пакетных ои1ибок, другие входы которых и другие входы второго формирователя сигналов четности соединены с выходами формирователя сигна лов проверочного слова, прямые выходы второго регистра числа являются 1-шформационными выходами устройства, введены логические блоки, первьш элемент И н коммутатор, одни из входов которого подключены соответствен но к выходам первого формирователя сигналов четности и к выходам формирователя сигналов кода Хемминга, а выходы - к входам первого регистра числа, причем одни из входов первого элемента Н и логичесих блоков с первого по третий соединены соответственно с вьпсодами второго формирователя сигналов четности и с вьтходами формирователя сигналов проверочного слова, а другие входы логшЕеских бло ков и первого элемента И подключерш к контрольному выходу второго регист ра числа, инверсные выходы которого и выход третьего лопэтеского блока соединены соответственно с другими входами коммутатора, выходы логичес ких блоков, первого элемента И, дешифратора одиночных ошибок, блока обнаружения двухкратных и бло ка обнаружения пакетных ошибок являются контрольными выходами устройства. Первый логический блок содержит группы элементов И, второй элемент И и элементы 1-1ЛИ, причем выходы элементов И первой группы подключены к входам первого элемента IJIH, выход которого и выходы элементов И второ группы соединены с входами второго эл мента ИЛИ,выход которого подключен к ному из входов второго элемента 3-1, выход которого является вькодом бло ка, а другие входы и выходы элемент К групп являются входами блока. Второй логический блок содержит трет1Ш элемент 1-ШИ и третий элемент И, из входов которого подключе к выходу третьего элемента lUUi, входы которого и другие входы третьего элемента И являются входами блока, выходом которого является выход треть его элемента П. Третий логический блок содержит элемент НЕ и четвертый элемент ШБ1, выходы которых подключены соответственно к первому и . второму входам четвертого элемента И, выход которого является выходом блока, а третий вход и выходы элемента НЕ и четвертого элемента ИЛИ являются входамн блока. На фиг.1 изображена функц юнальная схема предлагаемого устройства; на фиг.2 и 3 - функциональные схемы второго к первого логпческигх блоков соответственно; на фиг.4 - функциональные схемы третьего логического блока и коммутатора; на фиг.5 - И-матрица используемого корректирующего кода. Устройство содержит {фиг.1) накопитель 1 , информационные, входы 2 и выходы 3 соответственно, форм1:рователь 4 сигналов кода Хемминга, первый формирователь 5 сигналов четности, первый 6 и iJTopoii 7 регистра числа, формирователь 8 сигналов проверочного слова, пторой формирователь 9 сигна-юв четности, дс и4:ратор 10 одиночных ошибок, блок I 1 обнар о1;е П1я двухкратнь х ошибок, блок 12 обнаружения пакетных опибок, нервый логическш блек 13, nepBbrii элемент и 4, второй 15 i: третий 16 лопгческпе блоки к коммутатор 17. Первый логический блок содержит (фиг. 2) элементы П 8, - IS/j. пер-, вой группы, элемента И 1S.( - 19 второй группы, первый 20 и второй 2i элементы ИШ и второй элемент И 22, ВтороГ; ЛОГИЧССК1Ш блок содерж1;т ,(фиг.З) третий элемент ГЛИ 23 и третий элемент И 24. Трети.логический блок содержит четвертый элемент ИЛИ 25, элемент КЕ 26 и четвертьш элемент И 27. Ко мутатор содержит элемент НЕ 28 и группу элементов И-ИПИ 29 - 2940 На фиг.,2 г. 4 обозначены контрольньй выход 30 второго регистра числа. На фиг.5 показана Н-матрица корректирующего кода для сорокаразрядного числа. Цифрами 31-62 обозначены информационные разряды числа; С1 С6 - контрольные разрядь кода Хемминга, образуемые формирователем сигналов кода Хеммннга; сО - разряд общей

четности, образусмьш,перзым формирователем сигналов четности; S1 - 36разряды проверочного слова, образуемые формирователем сигна|ров проверочного словам 0- разряд общей четности проверочного слова, образуемый вторым формкрователем сигналов четности; дополните , ьньо контрольньп разряд 63 считьюается с накопителя через выход второго регистра числа.

Схема поключениявходов 2 к входам формирователей 4 и 5, а также эыходов формирователей 4 и 5 к входам коммутатора 7 и прямых выходов регистра-7 к входам формирователей 8 и 9 определяется Н-матрицей кода (фиг.5 Устройство работает следующим образом. При записи число с входов 2 |фиг., поступает на информационные входы коммутатора 17, на вход формирователя 4, формирующего контрольные разряды Хемминга, и на входы формирователя 5, формирующего разряд общей четности. Формирование контрольных разрядов.происходит в соответствии с й-матрицей (.фиг. 5). Контрольные разряды с формирователей 4 и 5 поступают на контрольные входы коммутатора 17 и через регистр б пос тупают в накопитель 1, в дополнительный контрольный разряд которого записьшается сигнал О, так как регистр 6 устанавливается в состояние О перед записью информационных и контрольных разрядов в накопитель 1 ,

При считьгаании разряды числа из накопителя 1 поступают на прямые выходы регистра 7, а затем на формирователь 8, формирующий разряды проверочного слова S1 - S6, и на формирователь 9, формирующий выходной разряд общей четности 0. Формирование происходит в соответствии с Н-матрицей. Формирователи 8 и 9 образуют разряды SO - S6 проверочного слова, которые поступают на дешифратор 10, блоки JI - 16. На блоки 13 - 16 поступает также сигнал дополнительного контрольного разряда (ДКР) с накопителя 1 через выход 30 регистра 7. При возникновении ошибок в накопителе могут быть следующие случаи (см. таблицу).

(1)

11

Ч

и s

О):;

О)

0)

2

f-I

о-1

ш

хоо

QJЧ

шя

к«

:i3о

а) Г

й

U) П М ct

ai

U)

В ш

Й

:S а Особенностью предлагаемого устройства является необходимость режима записи 1 в дополнительньп разряд накопителя 1 при наличии сигнала исправления первой разрядной ошибки, а также в перезаписи в инверсном коде считанной информации и значений контрольных разрядов по тому же адресу. Такой режим работы для запоминающих микросхем динамической МОП - памяти назьюается реж1-1мом Счи тывание - информация - запись. При возникновении первой ошибки в накопителе 1 производится перезапись с 8,12 инверсных выходов регистра 7 хранимого 1;нформационного слова, а в дополнительном разряде при этом записьшается сигнал 1, являющийся признаком хранения инверсного слова. Возможно использование с обычным режимом работы, т.е. в режимах Запись и Считьшание, в этом случае необход1гмо ввести режш Запись для инверсии хранимого слова. Технико-экономическая эффективность предлагаемого устройства заключается в более высокой надежнрсти по сравнеиз-ио с прототипом.

Фиг. г

30

2

Сриг. J

(puiJ