Устройство для решения интегральных уравнений Фредгольма Советский патент 1984 года по МПК G06F7/64 

невязок, выхол сумматора нормы невязок соединен с первым входом блока сравнения, второй вход которого соединен с входом задания точности устройства, выхода сумматоров искомой функции соединены с выходами устройства, причем блок управления содержит два триггера, элемент ИЛИ, счетчик, узел сравнения, два элемента И, два элемента задержки, причем выход элемента ИЛИ блока управления соединен с первым входом первого элемента И блока управления, второй вход которого соединен с выходом первого триггера блока управления, вход убтановки в ноль которого соединен с выходом блока сравнения, выход первого элемента И блока управления соединен ;через первый элемент задержки с входа установки в единицу второго триггера блока управления, выход которого соединен с входом второго элемента И блока управления, второй вход которого соединен с входом тактовых импульсов устройства, выход второго элемента И блока управления соединен с упт равляющими входами коммутатора знаков невязок и со счетным входом счетчика блока управления, выход которого соединен с первым входом узла сравнения блока управления, второй вход которого соединен с входом задания порядка устройства, выход первого элемента И блока управления соединен с управляющими входами кодирующих элементов с приоритетом и триггеров, вход установки в единицу первого триггера соединен с входом начальной установки устройства, выход узла сравнения соединен с управляницими входами дешифраторов, входом установки в ноль .второго триггера блока управления и через второй элемент задерлоси соединен с первым входом элемента ИЛИ блока управления, второй вход которого соединен с входом запуска устройства.

УСТРОЙСТВО ДЛЯ PEUIEHHH ИНТЕГРАЛЬНЫХ РЕ111ЕНИЙ ФРЕДГОЛЬМА, содержащее п генераторов функций, п блоков сдвига, п сумматоров невязок, коммутатор знаков невязок и блок управления, причем первый выход блока управления соединен с управляющим входом коммутатора знаков невязок и с входами генераторов функций, выходы которых соединены с информационными входами соответствующих блоков сдвига, отличающееся тем, что, с целью повьпчения быстродействия, в него введены п групп элементов ИЛИ, h кодирующих элементов с приоритетом, п регистров старших разрядов невязок, п дешифраторов,, п сумматоров искомой функции, п триггеров, п элементов И, h элементов НЕ, и сумматоров- адреса, гл элементов ИЛИ, блок сравнения, сумматор нормы невязок, коммутатор старших разрядов, причем выходы каждого из п блоков сдвига соединены с первыми входами элементов ЯПИ соответствующей группы, выходы которых соединены с первыми информационными входами соответствую щих сумматоров невязок, информацион-ч ные вьпсоды которых соединены с информационными входами сумматора нормы невязок и соответствующих кодирующих элементов с приоритетом, выходы которых соединены с входами соответствующих регистров старших разрядов невязок, выходы которых соединены с группой информационных входов коммутатора старших разрядов невязок и информационными входами соответствующих дешифраторов, выходы которых соединены с вторыми входами элементов ИЛИ соответствующей группы элементов ИЛИ и информационными входами соответствующих сумматоров искомой функции, выходы знаков сумматоров ,невязок соединены с информационными входами соответствующих триггеров, выходы которых соединены с информационными входами коммутатора знаков невязок и первыми входами соответствующих элементов И, выходы которых 00 4 4: 4 соединены с первыми входами соответствующих элементов ИЛИ и входами знаков соответствующих сумматоров искомой функции, вход задания численного параметра устройства соединен с первыми входами каждого из h сумматоров адреса, вторые входы которых соединены с выходом коммутатора старших разрядов невязок, а выходы сумматоров адреса соединены с управляющими входами соответствующргх блоков сдвига, выход коммутатора знаков невязок соединен с вторыми входами элементов ШШ, выходы которых соединены через соответствующие элементы НЕ с вторыми информационными входами сумматоров

Изобретение относится к вычислительной технике и предназначено для решения интегральных уравнений Фредгольма второго рода. Известно устройство для решения интегральных уравнений Фредгольма, содержащее блоки переменных коэффициентов, интеграторы, емкостное запо минающее устройство, переключатель, шаговый искатель. Устройство реализу ет метод простой итерации решения интегральных уравнений при дискретно форме аппроксимации ядра 1J. Недостатком известного устройства является низкая точность, поскольку использование аналоговых блоков не позволяет получить необходимую точность решения интегральных уравнений При реализации алгоритма с использованием цифровьпс блоков интегрирования, умножения и суммирования устрой ство характеризуется большим объемо аппаратурных затрат, обусловленным наличием сложных блоков интегрирования, умножения и блока памяти, при этом класс решаемых задач ограничен, так как простые итерации сходятся к решению интегрального уравнения Фредгольма второго рода только в том случае, если параметр Д удовлетворяет необходимому условию. Наиболее близким к пpeдлaгaeмo ry является устройство для решения интегральных уравнений Фредгольма, содержащее п генераторов функций, п блоков сдвига, п сумматоров невязок, п узлов выделения знака,п реверсивных счетчиков, коммутатор знаков невязок и блок управления, причем первый выход блока управления соединен с входами генераторов функции, выходы которых соединены с информационными входами блоков сдвига, выходы которых соединены с первыми входами сумматоров невязок, вторые входы которых соединены с выходом коммутатора знаков невязок, выходы сумматоров невязок соединены с первыми входами соответствующих узлов вьщеления знака, вторые входы которых соединены с вторым выходом блока управления, выходы каждого узла вьщеления знака соединены с входом соответствующего реверсивного счетчика с информационными входами коммутатора знака невязок и с третьим входом соответствующего сумматора невязки, вход задания численного параметра устройства соединен с управляющими входами блоков сдвига, третий выход блока управления соединен с управляющим входом KOMMyTatopa знаков невязок. В устройстве реализуется модифицированный метод последовательных приближений решения интегральных уравнений, в котором неизвестная функция на k +1 итерации ищется в м дискретных точках С 2 J.

Недостатком известного устройства является низкое быстродействие, так как число итераций, которые необходимо выполнить, чтобы получить решение интегрального уравнения, пропорционально . При р 1 10 оно может дос тигать большой величины, что ведет к резкому увеличению времени сдвига, где - основание системы счисления, р - разрядность представления чисел.

Цель изобретения - повьппение быст родействия устройства.

Поставленная цель достигается тем что в устройство дополнительно введены п групп элементов ИЛИ, h кодирующих элементов с приоритетом, и регистров старших разрядов невязок, п дешифраторов, ь сумматоров искомой функции, п триггеров,и элементов И, П элементов НЕ, п сумматоров адреса, h элементов ИЛИ, блок сравнения, сумматор нормы невязок, коммутатор старших разрядов, причем выходы каждого из п блоков сдвига соединены с первыми входами элементов ИЛИ соответствующей группы, выходы которых соединены с первыми информационными входами соответствующих сумматоров невязок, информационные выходы которых соединены с информационными входами сумматора нормы невязок и соответствующих кодирующих элементов с приоритетом, выходы которых соединены с входами соответствующих регистров старших разрядов невязок, выходы которых соединены с группой информационных входов коммутатора старших разрядок невязок и информационными входами соответствующих дешифраторов выходы которых соединены с вторыми входами элементов ИЛИ соответствующей группы элементов ИЛИ и информационными входами соответствукяцих сумматоров искомой функции, вцходы знаков сумматоров невязок соединены с информационными входами соответствух)щих триггеров-, выходы которых соединены с информационными входами коммутатора знаков невязок и первыми вхо дами соответствующих элементов И, выходы Которых соединены с первыми входами соответствующих элементов ИЛИ и входами знаков соответствующих сумматоров искомой функции, вход задания численного параметра устройства соединен с первыми входами каждого из П сумматоров адреса, вторые входы которых соединены с выходом коммутатора старших разрядов невязок, а выходы сумматоров адреса соединены с управляющими входами соответствующих блоков сдвига, выход коммутатора знаков невязок соединен с вторыми входами элементов ИЛИ, выходы которых соединены через соответствующие элеч менты НЕ с вторыми информационными входами сумматоров невязок, выход сумматора нормы невязок соединен с первым входом блока сравнения, второй вход которого соединен с входом задания точности устройства, выходы сумматоров искомой функции соединены с выходами устройства, причем блок управления содержит два триггера, элемент ИЛИ, счетчик, узел сравнния, два элемента И, два элемента задержки, причем выход элемента ИЛИ блока управления соединен с первым входом первого элемента И блока управления, второй вход которого соединен с выходом первого триггера блока управления, вход установки в ноль которого соединен с выходом блока сравнения, выход первого элемента И блока управления соединен через первый элемент задержки с входом установки в единицу второго триггера блока управления, выход которого соединен с входом второго элемента И блока управления, второй вход которого соединен с входом тактовых импульсов устройства, выход второго элемента И блока управления соединен с управляющими входами коммутатора знаков невязок и со счетным входом счетчика блока управления, выход которого соединен с первым входом узла сравнения блока управления, второй вход которого соединен с входом задания порядка устройства, выход первого элемента И блока управления .соединен с управляющими входами кодирующих элементов с приоритетом и триггеров, вход установки в единицу первого триггера соединен с входом начальной установки устройства, выход узла сравнения соединен с управлякмцими входами дешифраторов, входом установки в ноль второго триггера блока зттрзвления и через второй элемент задержки соединен с первым входом элемента ИЛИ блока управления, второй вход которого соединен с входом запуска устройства. Все элементы устройства кроме блока сравнения, сумматора нормы невязок,коммутаторов знаков невязок и старших разрядов и блока управле,НИН, объединены в п идентичных строк, где п - число точек, в которых определяется искомая функция у(х). На фиг. 1 приведена блок-схема предлагаемого устройства; на фиг.2 схема блока управления. Предлагаемое устройство содержит п генераторов 1 функций, п блоков 2 сдвига, п групп элементов ИЛИ 3, h сумматоров 4 невязок, vi кодирующих элементов 5 с приоритетом, ri регистров 6 старших разрядов невязок, п дешифраторов 7,п сумматоров 8 искомой функции, h триггеров 9,пэлементо И 10, п элементов НЕ 11,п сумматоро 12 адреса, я элементов ИЛИ 13, блок 14 сравнения, сумматор 15 нормы невя зок, коммутатор 16 знаков невязок, коммутатор 17 старших разрядов, блок 18 управления, вход 19 задания числе ного параметра устройства, вход 20 задания точности устройства, вход 2 тактовых импульсов устройства, вход 22задания порядка устройства, вход 23начальной установки устройства, вход 24 запуска устройства,и выходо 25 устройства. Блок 18 управления содержит первый 26 и второй 27 триггеры, элемен ИЛИ 28, счетчик 29, узел 30 сравнения, первый 31 и второй 32 элементы И, первый 33 и второй 34 элементы задержки. В устройстве первьй выход блока 18 управления соединен с управляющи входом коммутатора 16 знаков невязо ;я с входами генераторов 1 функций, выходы которых соединены с информационными входами соответствующих бл ков 2 сдвига, выходы каждого из ri блоков. 2 сдвига соединены с первыми входами элементов ИЛИ 3 соответству щей группы, выходы которых соединен с первыми информационными входами соответствующих сумматоров 4 невязок, информационные выходы которых соединены с информационными входами сумматора 15 нормы невязок и соответствующих кодирующих элементов 5 с приоритетом, выходы которых соединены с входами соответствующих регистров 6 старших разрядов невязок, выходы которых соединены с группой информационных входов коммутатора 17 старших разрядов невязок и информационными входами соответствующих дешифраторов 7, выходы которых соединены с вторыми входами элементов ИЛИ соответствующей группы элементов ЯГШ 3 и информационными входами соответствующих сумматоров 8 искомой функции, выходы знаков сумматоров 4 невязок соединены с информационными входами соответствующих триггеров 9, выходы которых соединены с информационными входами коммутатора 16 знаков невязоу. и первыми входами соответствующих элементов И 10,- выходы которых соединены с первыми входами соответствующих элементов ИЛИ 13 и входами знаков соответствующих сумматоров 8 искомой функции. Вход 19 задания численного параметра устройства соединен с первыми входами каждого из п cyNTMaторов 12, вторые входы которых соединены с выходом коммутатора 17 старших разрядов невязок, а выходы сумматоров 12 адреса соединены с управляющими входами соответствующих блоков 2 сдвига, выход коммутатора 16 знаков невязок соединен с вторыми входами элементов ИПИ 13, выходы которых соединены через соответствующие элементы НЕ 11 с вторыми информационными входами сумматоров 4 невязок. Выход сумматора 15 нормы невязок соединен с первым входом блока 14 сравнения, второй вход которого соединен с входом 20 задания точности устройства. Выходы сумматоров 8 искомой функции соединены с выходами 25 устройства. Выход элемента ИЛИ 28 блока 18 управления соединен с первым входом первого элемента И 31 блока 18 управления, второй вход которого соединен с выходом первого триггера 26 блока 18 управления, вход установки в ноль которого соединен с выходом блока 14 сравнения, выход первого элемента И 31 блока 18 управления соединен через первый элемент 33 задержки с входом установки в единицу второго триггера 27 блока 18 управления, выход которого соединен с входом второго элемента И 32 блока 18 управления, второй вход которого соединен с входом 21 тактовых импульсов устройства. Выход второго элемента И 32 блока 18 управления соединен с управляющими входами коммутатора 16 знаков невязок и со счетным входом счетчика 29 блока 18 управления, выход которого соединен с первым входом узла 30 сравнения блока 18 управления, второй вход которого соединен с входом 22 задания порядка устройства. Выход первого элемента И 31 блока 18 управ ления соединен с управляющими входами кодиругацих элементов 5 с приорите том и триггеров 9, вход установки в единицу первого триггера 26 соединен с входом 23 начальной установки устройства, выход узла 30 сравнения сое динен с управляющими входами дешифра торов 7, входом установки в ноль вто рого триггера 27 бло1са 18 управления и через второй элемент 34 задержки соединен с первым входом элемента , ИЛИ 28 блока 18 управления, второй вход которого соединен с входом 24 запуска устройства. В предлагаемом устройстве реализу ется модифицированный метод последовательных приближений, приращение функции вычисляется по формуле tierfeo /gjxjlj ) i,Z,-,n , где 5 - основание системы счисления принятой в устройства; k - номер итерации; )- - значение невязки на ите рации, Ч() н(Н(Х()-ДЪ±1с(х.5.)х (s) , где 1(х-5-)- ядро интегрального уравнения, Л - численный параметр; щаг интегрирования. Приращение искомой функции на каж дой итерации в i-й точке равно по величине старшему разряду (обозначим его адрес через 2) невязки, полученной на предыдущей итерации в той же точке, а знак приращения опре 1 4. Р деляется знаком невязки. Итерационный процесс заканчивается, если выполняется условие ,1Ч{М|где Г - заданная точность решения интегрального уравнения. Предлагаемое устройство работает следующим образом. Перед началом работы начальное приближение функции S-(x .) « О заносится в сумматоры 8 искомой функции, а соответствующее ему значение невязок о(х;) (х;)(Е(хр - правая часть интегрального уравнения - в сумматоры 4 невязок. На вход 19 задания численного параметра устройства подает значение m , определяемое из соотношения ЯЬ на вход 20 задания точности устройства - значение заданной точности г , на вход 21 тактовых импульсов устройства поступают тактовые импульсы, на вход 22 задания порядка устройства подается значение порядка п . Затем на вход 23 начальной установки устройства подается сигнал Начальная установка, а на вход 24 запуска устройства - сигнал Запуск, после чего начинается работа устройства. При выполнении очередной k-й итерации по сигналу блока 18 управления кодирующие элементы 5 с приоритетом вьщеляют адреса старщих разрядов соответствующих невязок, вычисленных на Я - 1 итерации, которые заносятся для хранения в регистры 6 старших разрядов невязок, а с них поступаютна группу входов коммутатора 17 старщих разрядов. Триггеры 9 выделяют знаки тех же невязок, которые поступают на группу входов коммутатора 16 знаков невязок и на информационные входы элементов И 10. Затем блок 18 управления вьщает последовательно h сигналов на входы генераторов 1 функций и управляющие входы кoм fyтaтopoв знаков невязок 16 и старших разрядов 17. При этом адреса старщих разрядов 1: всех невязок последовательно поступают на вторые входы сумматоров 12 адреса, где происходит сложение , €j. Полученная сумма подается на управляющие входы блоков 2 сдвига. Генераторы 1 функций вьщают последовательно по словам, параллельно по разрядам значения ядер (- 5j ), ко торые через блоки 2 сдвига, где происходит сдвиг k(Xj 5/) на т+ j раз рядов вправо, и группу элементов ИЛИ 3 поступают на первые информационные входы сумматоров 4 невязок, где они складываются или вычитаются в зависимости от знака невязок Я-- ji последовательно поступают с выхода коммутатора 16 зн ков невязок через элементы ИЛИ 13 и элементы НЕ (знак меняется на проти воположный) на вторые инфо{Умационные входы сумматоров 4 невязок. Таким образом, в сумматорах 4 невязок вычисляются величины - ДЬ у }(/х. 5- IUl Я )id./S-j j которые складываются с величинами невязок g|.(x), хранящимися в тех же сумматорах. После этого блок 18 управления выдает сигнал на дешифраторы 7, элементы И 10 и сумматор 15 нормы невязок. С выхода дешифраторов 7 величины старших разрядов невязок Е|с-1 1 поступают в сумматоры 8 искомой функции, туда же поступают знаки невязок, т.е. в сумматоры 8 подается приращение функ ции Ду.(хр. В сумматорах 8 прираще ния функций складываются со значения ми функции У.х,) полученными за предыдущую итерацию. Величины приращений функции с выхода дешифраторов 7 поступают также через группу элементов ИЛИ 3 на сумматоры 4 невязок, знаки этих приращений с выхода элементов И 10 тоже поступают на сумматоры 4 невязок через элементы ИЛИ 13 и НЕ 11. Этим достигается получение на выходах сумматоров 4 невязок значений невязок Ej(x), которые посту пают на сумматор 15 нормы невязки, где происходит вычисление величины ( Эта.величина сравнивается в блоке 14 сравнения с величиной г , которая характеризует точность решения интегрального уравнения. Если , то процесс счета заканчивается. С выхода схемы блока 14 сравнения сигнал поступает в блок 18 управления, который останавливает работу устройства. При сигнал с выхода блока 14 сравнения не поступает и вьтолняется аналогич но следующая итерация. После вьшолне ния k-й итерации в сумматорах 8 искомой функции содержатся значения функции Ус(хр, которые подаются на выходы 25 устройства, а в сумматорах 4 невязок - значения соответствующих невязок € |(х j) . В блоке 18 управления сигнал Начальная установка устанавливает первый триггер 26 в состояние,открывающее первьй элемент И 31. Сигнал Запуск (начало первой итерации) через элемент ИЛИ 28 и первый элемент И 31 поступает на управляющие входы кодирующих элементов 5 с приоритетом и триггеров 9. Через первый элемент 33 задержки задержанный сигнал поступает на второй триггер 27, который открывает второй элемент И 32. При этом тактовые импульсы с входа 21 устройства поступают на входы генераторов 1 функций и управляющие входы коммутаторов знаков невязок 16 и старщих разрядов 17 до тех пор, пока узел 30 сравнения, который сравнивает величину порядка и , поступающую с входа 22 задания порядка устройства, с количеством поступивших на счетчик 29 импульсов, не выдает сигнал на триггер 27, которой закрьгеает второй элемент И 32, прекращая подачу импульсов. Сигнал с узла 30 сравнения поступает на управляющие входы дешифраторов 7, элементов И 10, сумматора 15 нормы невязок и через второй элемент 34 задержки - на элемент ИЛИ 28, начиная следующую итерацию И т.д. После достижения заданной точности решения интегрального уравнения блок 14 сравнения выдает сигнал: на первый триггер 26, который запирает первый элемент И 31, останавливая работу блока управления и всего устройства. При решении интегральных уравнений Фредгольма второго рода методом простой итерации на универсальной ЭВМ для вьшолнения одной итерации требуется вьтолнить h операций умножения, 2h операций сложения и и операций пересьшки. Подразумевается, что известные функции - ядро и правая часть интегрального уравнения - вычислены заранее и занесены в запоминающее устройство. Время вьтолнения операций на ЭВМ БЭСМ-6 следукщее: умножения - 2 MKCJ сложения - 1,4 мкс; пересыпки - 0,65 мкс.

11

Если для решения интегрального уравнения необходимо вьтолнить ft итераций, то время Т решения его на ЭВМ БЭСМ-6 составит

Б |Ч(2п + 2п-1,4 + О.бЗЬ)

Л(2Ь2 + 3,45h) МКС.

При решении того же уравнения на предлагаемом устройстве время выполнения одной итерации примерно равно времени работы одной из h строк. Для вьшолнения одной итерации в устройстве требуется вьтолнить одну операцию вьзделения адреса старшего разряда невязки и ее знака соответственно в кодирующем элемента 5 с приоритетом и триггере 9, п + 1 операций сложения в сумматоре 4, одну операцию сложения в сумматоре 8 и и операций сложения в сумматоре 15 вычисления нормы невязки (здесь также полагаем, что значения ядра и правой части интегрального уравнения были вычислены зарац е). Время выпрл

08444 2

нения операции сложения в устройстве 1 МКС. Время выполнения операции выделения адреса можно принять равным 1 МКС. Учитывая, что число ите5 раций, необходимое для решения интегрального уравнения на предлагаемом устройстве, равно (1 - 3)N ,

время Т„ j этого решения составляет

(1 - 3)М (2п + 3) МКС. Т,

Поделив Т на Т, определим число f, показывающее, во сколько раз быстрее решаются интегральные уравнения на предлагаемом устройстве по сравнению с временем решения их на универсальной ЭВМоЭСМ-б

,, 2h -н 3,45п.

(1 - 3)(2гГГЗ)

Из полученного выражения видно, что при п 100

2-100 ч- 3,45МОО

(1 - 3)(2-100 + 3)

гг

г1

9

т

i.

т

8

qpuff.2

ff 7. to, 15