Дискретно-аналоговая линия задержки Советский патент 1984 года по МПК H03K17/28 

11

вход блока преобразования подключены к второму выходу триггера, вход ко орого подключен к выходу генератора тактовых импульсов.

2. Линия задержки по п. 1, о тличающаяс.я тем, что блок преобразования содержит операционный усилитель, выход которого является выходом блока преобразования, а неинвертирующий вход соединен с общей шиной, и две идентичные запоминающие ячейки, первая из которых включена между входом блока преобразования и инвертирующим входом операционного усилителя, а вторая - между инвертирующим входом операционного усилителя и его выходом, причем каждая запоминающая ячейка содержит четыре ключа и накопительный конден230

сатор, подключенный своими пластинами с одной стороны к одним выводам первого и третьего 1 лючей и с другой стороны - к одним выводам второго и четвертого ключей, другие выводы первого и четвертого ключей в каждой ячейке объединены вместе и образуют вход соответствующей запоминающей ячейки, а другие выводы второго и третьего ключей в каждой ячейке объединены и образуют выход соответствующей запоминающей ячейки, управляющие входы первых и вторых ключей запоминающих ячеек объединены и подключены к первому управляющему входу блока преобразования, а объединенные управляющие входы третьих и четвертьк ключей запоминающих ячеек подключены к его второму управляющему входу.

1. ДИСКРЕТНО-АНАЛОГОВАЯ ЛИНИЯ ЗАДЕРЖКИ, содержащая генератор тактовых импульсов триггера, блок преобразования, включенный между источником сигнала и входом первого запоминающего звена, запоминающие звенья, образованные из двух параллельно включенных нечетных и четных запоминающих ячеек, каждая из которых содержит ключ записи и ключ считывания, соединенные с одной пластиной накопительного конденсатора, также операционные усилители, подключенные между выходами и входами запоминающих звеньев, отличающаяся тем, что, с целью повышения точности, в нее введены вторые ключи записи и вторые ключи считывания, входящие в нечетные и четные запоминающие ячейки, а также дополнительные запоминающие ячейки, включенные своими входами на инвертирующие входы соответствующих операционных усилителей, неинвертирующие входы которых соединены с общей шиной, а своими выходами- - не выходами соответствующих операционных усилителей, причем накопительные конденсаторы дополнительных запоминающих- ячеек подключены своими пластинами с одной стороны к одним выводам первого и третьего ключей и с другой стороны - к одним вы- водам второго и четвертого ключей дополнительной запоминающей ячейки, причем другие вьшоды первого и четвертого ключей объединены вместе и образуют вход дополнительной запоминающей ячейки, а другие выводы второго и третьего объединены вместе и образуют выход дополнительной запоминающей ячейки, при этом второй дополнительньш ключ считывания в нечетной и в четной запоминаюD щих ячейках одним своим выводом под9 ключен к второй пластине накопительО) ного конденсатора, а другой его вывод является вьгходом запоминающей .ячейки и подключен к инвертирующему входу операционного усилителя, второй ключ записи в нечетной и в четной запоминающих ячейках одним выводом подключен также к второй пластине накопительного конденсатора, а дру;л гим выводом - к общей шине, управляющие входа.1 ключей записи нечетных д :о о запоминающих ячеек и ключей считывания четных запоминающих ячеек, а также управляющие входы первого и второго ключей дополнительных запоминающих ячеек и первый управляющий вход блока преобразования подключены к первому выходу триггера, а управляющие входы ключей записи четных запоминающих ячеек ключей считьования нечетных запоминающих ячеек, а также управляющие входы третьего и четвертого ключей дополнительных запоминакяцих ячеек и второй управляюпщй

Изобретение относится к радиотехнике и может найти применение для запоминания и задержки мгновенных значений сигнала.

Известна линия задержки состоящая из последовательно соединенных ячеек, каждая из которых содержит операционный усилитель, подключенный выходом к входу ключа, выход которого соединен с одной из пластин накопитёльного конденсатора, а управляющий вход подключен к блоку управления 1J.

Недостатком этого устройства является невысокая его точность.

Наиболее близким по технической сущности к изобретению является дискретно-аналоговая линия задержки, содержащая блок управления, ключи записи и считьтания, запоминающие ячейки, состоящие из ключа и запоминающего конденсатора, блок преобразования, операционные усилители, подключенные между выходами и входами запоминающих звеньев, образованны из двух параллельно включенных четны и нечетных запоминающих ячеек, кажда из которых состоит из ключа записи, сигналь 1ый вход которого является входом ячейки, ключа считывания, выход которого является выходом ячейки параллельно соединенных запоминающего конденсатора и разрядного ключа, выход которых подключен к общей шине вход - к выходу ключа записи и входу ключа считывания, при зтом блок преобразования подключен своим сигнальным входом к источнику сигналов, выходом - к входу первого запоминающего звена, дополнительным выходом - к нулевому отводу линии задержки и управляющими входами - к Дополнительным выходам блока управления, а дополнительные выходы всех операционных усилителей - к соответствующим отводам Линии задержки, управляющие входы разрядных ключей четных и нечетных запоминающих ячеек подключены соответственно к третьему и первому выходам блока управления, управляющие входы ключей записи четных и нечетных запоминающих ячеек соответственно к четвертому и к второму выходам блока управления, управляющие входы ключей считьшания четных запоминающих ячеек-- к первому и второму выходам блока управления, управляющие входы ключей считьюания нечетных запоминающих ячеек к третьему и четвертому выходам блока управления, триггер 2.

Однако известная линия задержки отличается сложностью управления и невысокой точностью. Так, коэффициент усиления операционных усилителей, равный единице, необходимый для точ- 5 ной передачи сигнала, может быть достигнут только путем введения глубокой отрицательной обратной связи операционного усилителя. Но в этом случае очень сильно сказывается fo дрейф нуля операционного усилителя, который существенно влияет на точ|ность устройства. Кроме того, настрой ка нужного коэффициента усиления при этом отсутствует, причем последний is не может быть больше единицы. Это приводит к затуханию амплитуды сигнала по мере его продвижения по линии за счет токов утечек конденсаторов и падений напряжений на ключе- 20 вых элементах. Кроме того, на точность работы устройства существенно влияет многофазность управляющих выходов (их шесть), а это соответственно приводит не только к снижению 25 точности, но и к сложности схемного . решения блока управления, так как блок управления кроме генератора тактовых импульсов и триггера содержит дополнительные блоки.30

Цель изобретения - повышение точности работы линии задержки. I

Поставленная цель достигается

тем, что в дискретно-аналоговую линию задержки, содержащую генератор . 35 тактовых импульсов, триггер, блок преобразования, включенный между источником сигнала и входом первого запоминающего звена, запоминающие звенья, образованные из двух парал- 40 лельно включенных нечетных и четных запоминающих ячеек, каждая из которых содержит ключ записи и ключ считьшания, соединенные с одной пластиной накопительного конденсатора, 45 также операционные усилители, подключенные между выходами и входами запоминающих звеньев, введены вторые ключи записи и вторые ключи считывания, входящие в нечетные и четные 50 запоминающие ячейки, а также дополнительные запоминающие ячейки, включенные своими входами на инвертирукгщие входы соответствующих операционных усилителей, неинвертирующие вхо- 55 ды которых соединены с общей щиной, а своими выходами - с выходами соответствующих- операционных усилителей.

причем накопительные конденсаторы дополнительных запоминающих ячеек подключены своими пластинами с одной стороны к одним выводам первого и Третьего ключей и с другой стороны к одним выводам второго и четвертого ключей дополнительной запоминающей ячейки, причем другие выводы первого и четвертого ключей объединены вместе и образуют вход дополнительной запоминающей ячейки, а другие выводы второго и третьего ключей объединены вместе и образуют выход дополнительной запоминающей ячейки, при этом второй дополнительный ключ считывания в нечетной и в четной запоминающих ячейках одним своим выводом подключен -к второй пластине накопительного конденсатора, а друго его вывод является выходом запоминающей ячейки и подключен к инвертирующему входу операционного усилителя, второй ключ записи в нечетной и в четной запоминающих ячейках одним выводом подключен также к второй пластине накопительного конденсатора а другим выводом - к общей шине, управляющие входы ключей записи нечетных запоминающих ячеек и ключей считывания четных запоминающих ячеек а также управляющие входы первого и второго ключей дополнительных запоминающих ячеек и первый управляющий вход блока преобразования подключены к первому выходу триггера, а управляющие входы ключей записи четных запоминающих ячеек, ключей считывания нечетных запоминающих ячеек, а управляющие входы третьего и четвертого ключей дополнительных запоминающих ячеек и второ управляющий вход блока преобразования подключены к второму выходу триггера, вход которого-подключен к выходу генератора тактовых импульсов.

Кроме Toroj блок преобразования содержит операционный усилитель, вы-ход которого является выходом блока преобразования, а неинвертирующий вход соединен с общей щиной, и две идентичные запоминающие ячейки, первая из которых включена между входом блока преобразования и инверт1фуиицим входом операционного усилителя, а вторая - между инвертирующим входом операционного усилителя и его выходом, причем каждая запоминающая ячейка содержит четыре ключа и накопительный конденсатор, подключенны своими пластинами с одной стороны к одним выводам первого и третьего ключей и с другой стороны - к одним выводам второго и четвертого ключей, другие выводы первого и четвертого ключей в каждой ячейке объединены вместе и образуют вход соответствующей запоминающей ячейки, а другие выводы второго и третьего ключей в каждой ячейке объединены и образуют выход соответствующей запоминающей ячейки, управляющие входы первых и вторых ключей запоминающих ячеек объединены и подключены к первому . управляющему входу блока преобразования, а .объединенные управляющие входы третьих и четвертых ключей запоминающих ячеек подключены к его второму управляющему входу.

На чертеже приведена схема предлагаемой Дискретно-аналоговой линии задержки.

Дискретно-аналоговая линия задержки содержит вход 1 для подключения источника сигналов, блок 2 преобразования, содержащий операционный усилитель 3, неинвертирующий вход которого подключен к общей шине, запоминающую ячейку 4, включенную между входом 1 линии задержки и инвертирую1ЩИМ входом операционного усилителя 3, и запоминающую ячейку 5, включенную между инвертирующим входом операционного усилителя 3 и его выходом. Две идентичные запоминающие ячейки 4 и 5 содержат соответственно накопительные конденсаторы 6 и 7, первые

8и 9, вторые 10 и 11, третьи 12

и 13 и четвертые 14. и 15 ключи. Накопительные конденсаторы 6 и 7 подключены соответственно между объединенными одними выводами первых 8 и

9и третьих 12 и 13 ключей соответствующей ячейки и объединенными выводами вторых 10 и 11 и четвертых 14 и 15 ключей соответствующей запоминающей ячейки. Другие объединенные выводы первых 8 и 9 и четвертых

14 и 15 ключей образуют вход соответствующей запоминающей ячейки, а объединенные выводы вторых 10 и 11 и третьих 12 и 13 ключей образуют выход соответствующей запоминающей ячейки.

Каждое из запоминающих звеньев 16-1 - 16-11 включает в себя операционный усилитель 17, нечетную запО

минающую ячейку 18, содержащую коммутируемый накопительный конденсатор 19, первый 20 и второй 21 ключи записи, первый 22 и второй 23 ключи считывания, четную запоминающую ячейку 24, содержащую коммутируемый накопительный конденсатор 25, первый 26 и второй 27 ключи записи,первый 28 и второй 29 ключи считывания, а

также дополнительную запоминающую ячейку 30, содержащую коммутируемый накопительный конденсатор 31, первый 32, второй 33, третий 34 и четвертый 35 ключи. Накопительные конденсаторы 19 и 25 в нечетной 18 и в четной 24 ячейках памяти соответственно подключены между объединенными одними выводами первых и вторых ключей записи и считывания, при этом другие

выводы первых ключей записи подключены к выходу операционного усилителя предыдущего запоминающего звена, а вторых ключей записи - к общей шине, другие выводы первых и вторых

ключей считывания подключены соответственно к общей шине и инвертирующему входу операционного усилителя. Все управляющие входы первых 8 и 9 и вторых 10 и 11 ключей запоми. нающих ячеек 4 и 5 блока 2 преобразования, ключей 20 и 21 записи нечетных запоминающих ячеек 18 и ключей 28 и 29 считывания четных запоминающих ячеек 24, а также первого 32 и

второго 33 ключей дополнительных запоминающих ячеек 30 каждого из запоминающих звеньев 16-1 - объединены и подключены к первому выходу 36 триггера 37, а все управляющие входы третьих 12 и 13 и чет|Вертых 14 и 15 ключей запоминающих ячеек 4 и 5 блока.2 преобразования, ключей 26 и 27 записи четных запоминающих ячеек 24, ключей 22 -и 23

считьшания, нечетных запоминающих ячеек 18, а также третьего 34 и четвертого ЗЬ ключей дополнительных запоминающих ячеек 30 каждого из запоминающих звеньев 16-1 - 16-РВобъеД ® подключены к выходу 38 триггера 37, вход которого соединен с выходом генератора 39 тактовых импульсов. Выходами линии задержки являются отводы 40-0 - 40-л.

Линия задержки работает следующим образом.

Входной аналоговый сигнал u(t) поступает на вход 1 линии задержки. который является и входом блока 2 преобразования, в котором он преобр зуется в ступенчатую функцию f(nt) i(t) с шагом ступеньки. Особеннос всех запоминающих блоков, используе мых в дискретно-аналоговой линии за держки является то, что в них испол зуются коммутируемые конденсаторы, которые эквивалентны резистивному элементу П Т/с, причем отличие запоминающих ячеек 4 и 5 блока 2 преобразования и дополнительных запоминающих ячеек 30, входящих в каж дое из запоминающих звеньев 16-1 и 16-П от четных 24 и нечетных 18 запоминающих ячеек, также входящ11х в каждое из запоминающих звеньев 16-1 и 16-П, состоит в том, что у первых отсутствует задержка входного сигнала, а у вторых задержка входного сигнала равна длительности сигнала с выходов 36 и 38 триггера 37 или периоду Т следования импульсов с выхода генератора 39 тактовых импуль сов. Запоминающие ячейки 4 и 5 блока 2 преобразования идополнительные запоминающие ячейки 30 каждого из запоминающих звеньев идентичны между собой. Р смтичны между собой также нечетные 18 и четные 24 запоминающие ячейки каждого из запоминающих звень ев 16-1 - 16-П. В начальный момент- времени t О импульс с выхода 36 триггера 37 длительностью if, Т, где Т - период следования импульсов генератора 39 тактовых импульсов, поступает на управляющие входы первого В и второг 10ключей, запоминающей ячейки 4, управляющие входы первого 9 и второг 11ключей запоминающей ячейки 5 блока 2 преобразования, ключи 20 и 21 записи нечетных запоминающих ячеек 18, ключи 28 и 29 считывания четных запоминающих ячеек 24, а также на первьй 32 и второй 33 ключи дополнительных запоминающих ячеек 30 запоми нающих звеньев 16-1 - 16-П. Таким образом, в момент времени 1- О открываются первые и вторые (КЛЮЧИ запоминающих ячеек 4 и 5 и заряд на коммутируемом конденсаторе Q(0)--C6U(0) Заряд на коммутируемом конденсато ре 7 запоминающей ячейке 5 определяется на основании первого закона Кирхгофа: , . Gi;.to) ag(bl а на выходе блока 2 преобразования, а следовательно, и на отводе 40-0 линий задержки появляется напряжение , Qe(o) Сб U.,(о) С, Отношение Cg/Cj определяет коэффициент усиления операционного усилителя, поэтому при выполнении условия Су Cg на отводе 40-0 лиЕ{ии задержки напряжение ; Б момент времени t О напряжение и о-оСО) Uf,t (0), .возникшее на отводе 40-0 линии задержки через открытые ключи 20 и 21 записи нечетной запоминающей ячейки, заряжает коммутируемый конденсатор 19 до величины aiqtOl C qUgvfol Таким образом, в момент t О на отводе 40-0 - напряжение, равное входному напряжению, и происходит запоминание входного напряжения в коммутируемом конденсаторе 19 нечетной запоминающей ячейки 18. Па всех остальных отводах линии задержки нулевые потенциалы. В следующий момент времени t 1 импульс с выхода 38 триггера 37 ;и1Ительностью t Т поступает на управляю1цие входы ключей 12 и 14 запоминающей ячейки 4 и 13 и 15 ключей запоминающей ячейки 5 блока 2 преобразования, ключи 22 и 23 считывания нечетной запоминающей ячсГжи 18 и ключи 26 и 27 записи четной запоминающей ячейки 24, а также на третий 34 и четвертый 35 ключи дополнительЯой запоминающей ячейки 30 каждого из запоминающих звеньев 16-1 и 16-П, Таким обрадом, в момент t 1 открываются ключи 12 и 14 запоминающей ячейки 4 и конденсатор 6 практически мгновенно перезаряжается, так как к его обкладкам за счет особенности включения 1шючевых элементов подводится напряжение противоположной полярности, что и приводит к ускоренному перезаряду конденсатора 6J исключая необходимость предва- риуельного разряда накопительного конл;енсатора, причем на выходе операционного усилителя полярность напряжения соответствует полярности входного сигнала, как и в момент вр мени t О, поэтому на выходе блока 2 преобразования, а следовательно, и на отводе 40-0 напряжение (..( этот момент времени t 1 чере открытые ключи -22 и 23 считывания нечетной запоминающей ячейки 18 ком мутируемый конденсатор 19, получивший в момент времени i О заряд 19 eic(O), разряжается на инвертирующий вход операционного ус лителя 17, в обратной связи которог .т.е. между его выходом и инвертирую щим входом, включена дополнительная .запоминающая ячейка 30. Тогда заряд накоммутируемом конденсаторе 31 запоминающей ячейки 30 Q3i(i)),i .

а напряжение на выходе операционного усилителя 17, а следовательно, и на отводе 40-1 первого запоминающего звена 16-1.

(I м- Оя, .. ,, .

Отношение емкостей определяет коэффициент усиления операционного усилителя, поэтому при выполнении условия Сдд C напряжение на отводе 40-1 линии задержки выражается

ЩомМ-Цх йЬ

в этот момент времени t 1, чере открытые ключи 26 и 27 записи четно запоминающей ячейки 24 запоминающего звена 16-1 заряжается коммутируемый конденсатор 25, на котором заряд в этот момент .

Q ibCzsUftvC);

Через открытые ключи 20 и 21 записи нечетной запоминающей ячейки 18 запоминающего звена 16-2 заряжается конденсатор 19, на котором заряд

(t igUev(0.i 1 . .. J

Таким образом, в момент t. 1 на отводе 40-0 линии задержки напряжени

f(i-i)Tl -f i-ViT),

представляющее собой ступенчатую функцию, задержанную на интервал (Времени Т.

Таким образом, технико-экономические преимущества предлагаемой аналого-дискретной линии задержки по сравнению с известной заключается в том, что использование дополнитель ных запоминающих ячеек, включенных между инвертирующим входой и выходом операционного усилителя каждого из запоминающих звеньев и использование дополнительных ключей записи в четных и нечетных запоминающих ячейках каждого из запоминающих звеньев позволяет перестроить структуру четных и нечетных запоминаюпщх ячеек в запоминающие ячейки коммутируемых конденсаторов, а использование в качестве блока преобразования операционного усилителя с включенными на его инвертирующем входе и между инвертирующим входом и его выходом соответствующих запоминающих ячеек из коммутируемых конденсаторов причем идентичных дополнительным запоминающим ячейкам, позволяет повысить точность линии задержки, и, несмотря на увеличение количества

ключевызс элементов дает возможность равно входному напряжению в момент времени i 1 UJY (D. а на отводе 40-1 запоминающей ячейки 16-1 Ugt всех остальных отводах линии задержки к этому моменту времени - нулевой потенциал, причем в этот же момент времени происходит запоминание напряжения 1) коммутируемом конденсаторе 25 четной запоминающей ячейки 24 первого запоминающего звена 16-1 и запоминание напряжения Ug(0) в коммутируемом конденсаторе 19 нечетной запоминающей ячейки 18 второго запоминающего звена 16-2. В момент времени t 2 происходят процессы, эквивалентные процессам в момент времени t 0. При этом на отводе 40-0 Uyia-o(2) Uf,K(2), на отводе 40-1 Uy,., (2) 1/5 (1), на отводе 40-2 ид(|.2 (2) UBX (0). Для последующих временных моментов времени 4: 3,4,..., п процессы повторяются. Таким образом, на отводах линии задержки формируется напряжение, , предельно упростить блок управления используя вместо сложного блока управления один триггер. Передаточная функция блока 2 .преобразования имеет вид H.(), а передаточные функции нечетной и четной запоминающих ячеек каждого из запоминающих звеньев имеют соответственно вид н.с.|:.л )- НОсновным показателем точности при передаче сигнала по линии задер ки является отношение номиналов емкостей CQ/CJ, С.(9 /Cjo , кот рые при воздействии различных деста билизир тощих факторов изменяют свои характеристики в одну и ту же сторо ну, что приводит к практической нез висимости коэффициента передачи от влияния внешних воздействий. Кроме того, при интегральном исполнении н единой МОП-технологии отношение но012миналов емкостей можно получить с высокой точностью (погрешность 0,01%) Точность устройства повьш1ается также за счет того, что используются только инвертирующие входы операционных усилителей, а неинвертирующие входы заземлены. Это приводит к практическому устранению дрейфа нуля операционного усилителя. Кроме того, использование отношения емкостей, определяющих коэффициенты усиления,позволяет выбирать желаемый коэффициент передачи, что устраняет амплитудные потери при передаче сигнала по линии задержки. Запоминающие ячейки как в блоке преобразования, так и в запоминаюпщх звеньях имеют структуру, позволяющую передавать сигнал со входа на выход без изменения полярности. Использование дополнительных запоминающих ячеек и дополнительных ключей позволяет повысить точность передачи сигнала по линии задержки при изменении внешних факторов, а точность линии задержки повышается ее интегральном исполнении по единой МОП-технологии.