Матричное устройство для решения дифференциальных уравнений в частных производных Советский патент 1984 года по МПК G06F17/13 

рой старшие разряды i-и информационной шины устройства ( i 1, м ) подключены к первому и второму соответственно входам i-го элемента ИЛИ, выход которого подключен к первому управляющему входу второго коммутатора ( i,1)-ro вычислительного блока и первому управляющему входу первого коммутатора ( i+1,1)-ro вычислительного блока и первому управляющему входу третьего коммутатора (i -1,1)-го вычислительного блока, вторые управляющие входы первого, второго и третьего коммутаторов ( i ,1)-го ( i 2, п -1) вычислительного блока, вторые управляющие входы второго и третьего коммутаторов С 1,1)-го вычислительного блока и вторые управляющие входы первого и второго коммутаторов (h ,1)-го вычислительного блока соединены с шиной логического нуля устройства, знаковый выход третьего сумматоравычитателя ( i , j)-го вычислительного блока ( f Т,п , j 1, m -1)

соединен с управляющим входом первого сумматора-вычитателя ( i +1, j+1)-ro вычислительного блока, с управляющим входом второго сумматора-вычитателя ( 1, j+1)-ro вычислительного блока и управляющим входом третьего сумматора-вычитателя ( i -1« j+1)-ro вычислительного блока, выходы старшего разряда третьего сумматора-вычитателя и элемента ИЛИ ( i , j)-го (i 1, n , j 1, m -1) соединены соответственно с первым и вторым управляющими входами первого коммутатора (i +1, j+1)-ro вычислительного блока, первым и вторым соответственно управляющими входами второго коммутатора ( i, +1)-го вычислительного блока и первым и вторым соответственно управляющими входами ( i -1, j +1)-го вычислительного блока, выходы знаового и старшего разряда третьих суммаоров-вычитателей и выходы элементов ГМ каждого вычислительного блока соеинены с выходами шинами устройства.

1. МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ В ЧАСТНЫХ ПРОИЗВОДНЫХ, содержащее элемент ИЛИ, отличающееся тем, что, с целью увеличения быстродействия, в него введено ti-1 элементов ИЛИ и матрица из (п « гп) вычислительных блоков (где п - число временньгк слоев, а tn - количество разрядов представления информации), причем каждый (i , j )-й вычислительный блок ( 5 ) содержит элемент ИЛИ, три сумматора-вычитателя и три коммутатора, в каждом вычислительном блоке выходы первого коммутатора соединены с первой группой входов первого сумматора-вычитателя, выходы которого подключены к первой группе входов второго сумматора-вычитателя, вторая группа входов которого подключена к-выходам второго коммутатора, а выходы соединены с первой группой входов третьего сумматора-вычитателя, вторая группа входов которого подключена к выходам третьего коммутатора, выходы трех старших разрядов которого подключены к входам элемента ИЛИ ( 1 , f)-ro вычислительного блока, .{-я ( i 1,п ) группа информационных входов устройства подключена к второй группе входов первого сумматора-вычитателя ( i ,1)-го вычислительного блока, (п +1)-я группа информационных входов устройства подключена к информационным входам первого коммутатора каждого вычислительного блока, (п +2)-я группа информационных входов устройства (Подключена к информационным входам второго и третьего коммутатороб каж(Л дого вычислительного блока, информационные входы третьего сумматоравычитателя ( i , j )-го (где i 1, h , , m -1) вычислительного блока соединены со сдвигом на один разряд с второй группой информационных входов первого сумматора-вычитателя ( т , j +1)-го вычислительного блока, управляющие входы первого коммутатора и первого сумматора-вычитателя

Изобретение относится к вычислительной технике и может быть применено автономно или в комплексе с цифровой вычислительной машиной для оперативного решения дифференциальн уравнений в частных производных.

Известно устройство, содержащее регистры, блок умножения, сумматор, коммутатор и блок вычислений моментов функции, причем выход первого регистра соединен с первым входом блока умножения, выход которого соединен с входом сумматора, подключенного своим выходом к одному из входов второго регистра, выход которого соединен с первыми входами коммутатора, третьего регистра, с входом вычислителя моментов функции 1 j.

Недостатком этого устройства является относительно низкое быстродействие, определяемое тем, что вычислительный процесс организован в виде последовательности щагов.

Известно устройство, содержащее блок деления, блок умножения, блок

возведения в квадрат, блок ввода, сумматор и регистры, причем выход блока деления подключен к третьему входу первого регистра, выход которого соединен с входом блока возведения в квадрат, подключенного своим выходом к первому входу блока деления, а выход блока ввода соединен с третьим входом блока умножения L2

Недостатком устройства является низкое быстродействие.

Наиболее близким к изобретению по технической сущности является устройство, содержащее сумматор, регистры, блок ввода, блок деления, блок возведения в квадрат, блок умножения и блок вычитания, выход которого соединен с первьпч входом блока деления, второй вход и выход которого сое динены соответственно с выходом перво-го регистра и вторым входом сумматора Сз J.

Недостатком известного устройства является низкое быстродействие, определяемое последовательным вычислительным процессом. Цель изобретения - увеличение быстродействия. Указанная цель достигается тем, что в матричное устройство для решения дифференциальных уравнений в частных производных, содержащее элемент РШИ, дополнительнб введены h-1 элементов ИЛИ и матрица из ( h X IT ) вычислительньпс блоков (где п число временных слоев, а т- количество разрядов представления информации) , причем каждый ( i , 3)-й вычислительный блок (,h, , содержит элемент ИЛИ, три сумматора-вычитателя и три коммутатора, в каждом вычислительном блоке выходы первого коммутатора соединены с первой группой входов первого сумматора-вычитателя, выходы которого под ,.. ключены к первой группе входов второго сумматора-вычитателя, вторая группа входов которого подключена к выходам второго коммутатора, а выходы соединены с первой группой вхо- дов третьего сумматора-вычитателя, вторая группа входов которого подклю чена к выходам третьего коммутатора, выходы трех старших разрядов которого подключены к входам элемента ИЛИ ( i j )-го вычислительного блока, i-я т i 1, п ) группа инфор мационных входов устройства подключена к второй группе входов первого сумматора-вычитателя, ( i,1)-ro вычислительного блока, ()-я группа информационных входов устройства подключена к информационным входам первого коммутатора каждого вычислительного блока, (п+2)-я группа информационных входов устройства подключена к информационным входам второго и третьего коммутаторов каждого вычислительного блока, информационные входы третьего сумматоравычитателя ( i , j)-го (где i 1, п , j 1, m -1) вычислительного блока соединены со сдвигом.на один разряд с второй группой информационных входов первого сумматора-вычитателя ( i , j+1)-ro вычислительного блока, управляющие входы первого коммутатора и первого сумматора-вычитателя (1, j )-го (где j 1,m) вычислительного блока соединены с шиной логического нуля устройства, управляющие входы третьего коммутатора и третье- го сумматора-вычитателя (п , j)-го (где j 1,m) вычислительного блока 1 64 соединены с шиной логического нуля устройства, i-й ( i 1 , ri ) знаковый вход устройства соединен с управляющим входом второго сумматора-вычитателя ( i ,1)-го вычислительного блока и управляющим входом первого сумматора-вычитателя ( {1,1)-го вычислительного блока, первый и второй старще разряды i-й информационной шины устройства ( i 1, и ) подключены к первому и второму соответственно входам 1-го элемента ИЛИ, выход которого подключен к первому управляющему входу второго коммутатора ( i ,1)-го вычислительного блока и первому управляющему входу первого коммутатора ( i +1,1)-го вычислительного блока и первому управляющему входу третьего коммутатора ( 1-1,1)-го вычислительного блока, вторые управляющие входы первого, второго и третьего коммутаторов ( i ,1)-го (i 2, п-1) вычислительного блока, вторые управляющие входы второго и третьего коммутаторов (1,1)-го вычислительного блока и вторые управляющие входы первого и второго коммутаторов (п ,1)-го вычислительного блока соединены с шиной логического нуля устройства, знаковый выход третьего сумматора-вычитателя ( i , )-го вычислительного блока ( 1 1, п , j 1 , m-1) соединен с управляющим входом первого сумматора-вычитателя ( i+1, i+1)-ro вычислительного блока, с управляющим входом второго сумматора-вычитателя j +1)го вычислительного блока и управляющим входом третьего сумматора-вычитателя ( i -1, j+1)-ro вычислительного блока, выходы старг шего разряда третьего сумматора-вычитателя и элемента ИЛИ ( i , j)-ro ( i - 1, n , j 1,m- О соединены соответственно с первым и вторым управляющими входами первого коммутатора (i+1, j+1)-ro вычислительного блока, первым и вторым соответственно управляющими входами второго коммутатора ( i j +1)-го вычислительного блока и первым и вторым соответственно управляющими входами ( i-1, j +1)-го вычислительного блока, выходы знакового и старшего разряда т ретьих сумматоров-вычитателей и выходы элементов ИЛИ каждого вычисл ительного блока соединены с выходными шинами устройства.

На фиг. 1 приведена схема матричного устройства для решения дифференциальных уравнений в частных производных на фиг. 2-схема вычислительного блока.

Матричное устрор 1ство для решения дифференциальных уравнений в частных производных Сфиг, 1) содержит матрицы (п X т) вычислительных блоков 1 (где п- число временных слоев а hr - количество разрядов представления информации), элементы ИЛИ 2 h - выходных шин 3i (i- 1, п ) , (11 + 1)-ю входную шину 4 и (г|+2)-ю входную шину 5. Каждый (j, j)-и вычислительный блок 1 (j 1, т) содержит элемент ИЛИ 6, три сумматора-, вычитателя 7 и три коммутатора 8. В каждом вычислительном блоке 1 выходы первого коммутатора 8 соединены с первой группой входов первого сумматора-вычитателя 7, выходы которого подключены к первой группе входов второго сумматора-вычитателя 7, вто рая группа входов которого подключена к выходам второго коммутатора В а выходы соединены с первой группой входов третьего сумматора-вычитателя 7. Вторая группа входов третьего сумматора-вычитателя 7 подключена к выходам третьего коммутатора 8, а выходы трех старших разрядов третьего сумматора-вычитателя 7 подключены к входам элемента ИЛИ 6 ( J J )-го вычислительного блока 1. Каждая i-я ( ,m ) .группа информационных входов устройства подключена к второй группе входов первого сумматора-вычитателя 7 (i,1)-го вычислительного блока 1. Каждая (п+1)-я группа информационных входов устройства подключена к информационным входам первого коммутатора 8 каждого вычислительного блока 1 и каж,а;ая (h42)-H группа информационных входов устройства подключена к информационным входам второго и третьего коммутаторов 8 каждого вычис.лител1 ного блока 1 . Информационные входы третьего сумматора-вычитателя 7 ( i , j )-го (i 1, п , j 1, m ) вычислительного блока 1 соединены со сдвигом на один разряд с второй группой информационных первого сумматора-вычитателя 7 ( i , j + 1)-ro вычт1глительного блока 1.

Управ.1(яющие входы первого коммутатора Я и первого сумматора-вычитатр.ця 7 (1, j )-го (где j 1,m )

вычислительного блока 1 соединены с шиной логического нуля устройства. Управляющие входы третьего коммутатора и третьего сумматора-в111читателя ( п, j)-ro вычислительного блока 1 соединены с шиной логического нуля устройства. Каждый i-й ( i 1, п ) знаковый вход устройства соединен с управляющим входом второго сумматора-вычитателя 7 ( i ,1)-го вычислительного блока и управляющим входом первого сумматора-вычитателя

7(i +1, 1 )-го вычислительного блока 1 Первый и второй старшие разряды

i-й информационной шины 3, устройства ( i 1, п) подключены к первому и второму соответственно входам I-ro элемента ИЛИ 2, выход которого подключен к первому управляющему входу второго коммутатора 8 ( i ,1)-го вычислительного блока 1 и первому управляющему входу первого коммутатора (i+1,1)-ro вычислительного блока 1 и первому управляющему входу третьего коммутатора В ( i -1,1)-го вычислительного блока 1. Вторые управляющие входы второго и третьего коммутаторов 8 (1,1)-го вычислительного блока 1 и вторые управляющие входы первого и второго коммутаторов (п ,1)-го вычислительного блока 1 соединены с шиной логического нуля устройства. Знаковый вход третьего сумматора-вычитателя 7 (i,j)-ro вычислительного блока 1

(i 1,h ; ,rn-1) соединен с управляющим входом первого сумматора-вычитателя 7 (i+1 , j+1)-ro вычислительного блока 1, с управляющим входом второго сумматора-вычитателя 7 (ь j + 1)-ro вычислительного блока 1 и управляющим входом третьего сумматора-вычитателя 7 (i-1, j +1)-го вычислительного блока 1. Выход старшего разряда третьего сумматоравычитателя 7 и элемента ИЛИ 6 ( i , j)-ro ( ,n , ,m-1) вычислительного блока 1 соединены соответственно с первым и вторым управляющими входами первого коммутатора

8(i+1, з+1)то вычислительного блока 1, первым и вторым соответственно управляющими входами второго коммутатора 8 (i, j+1)-ro вычислительного блока 1, первым и вторым соответст венно управляющим входами (i-1, j+1)-ro вычислительного блока. Выходы знакового и старшего разряда третьих сумматоров-вычитателей 7 и выходы элементов ИЛИ каждого вычис лительного блока соединены с выходными шинами устройства. Работу матричного устройства для решения дифференциальных уравнений в частных производных вида 5и -if(%,i)- 00 -t 00 С начальными условиями на прямой t

и (х,о| Ч(х)

поясняем на конкретном примере. Запишем выражение (1) в виде неявной

разностной схемы

(h-vi) h

П+-1 п+1 h-n , i-. г(п-Я П) и . - и .

1 1

2

где Ь и Т - шаги по пространственной X и временной координатам;

п и i - номера точек по временной и пространственной координатам ( п 0,1,2,...; i 0,1,2. Преобразуем выражение (3) (i+1)-ro временного слоя к следующему виду

-hU. -юи.-Г-и. F. i 2 (41 1-1 1 K--I 1 г -- I V)

-г o, (42) ; F. ,11

ti-fi и и.

1 -1

1 1 t-au- 1-1

21 12

12

4CfU. + 0(U. hu .

1 1

1-1

31 22 13

221

+ аи. -f-au .+СИ)

ги. . 1 1 1

1-1 1-1 41322314 41 3223 14-t U. -ги, -|-L). -rU, -K5(u. + o(U.+o(U. + cxu, 1-11-11-11-11111 +MO.+aU. + cilU .

4334

vru.,-ru.

1-11-1

о 44

-ru

1-1

Учитывая TOT факт, что информация представляется в форме с фик- сированной запятой перед старшим разрядом и в соответствии с выражением

15

20

), и Ир;- разрядные векторы, пред-. 25 ставляющие собой разрядное изображение U; и F соответственно и

F.

и.

Для наглядности запишем i-ю строку системы уравнений (5) в развернутом лпде при .

.

г

11 ги.

1-И

3

1 i

F.

+ ru.

1 + 1

4

12121 г

- ги -,-ги. -t- t-u. 1+1 1+1 1+1

6

3324

42 32 Z4

(fe

ru. - ru,

1+11+1 1 11

7

4334

F.

+ ru. - hu,

t+11f1

в

44

F. 1 - ru.

1-1

55 (4) « (1+2г) 2г, то в выражении (6) значение компоненты (значение старшего разряда) вектора « равно единице (w 11, а значение ком68и запишем его в разрядной форме (4) 7 V у V УIL и . 4-01 и .- ги . г. 1-1 1 1-1-1 1 разрядные матрицы, представляющие собой разрядное изображение г и а при m 4 (m количество разрядов представленной информации) и 41 322314 ru. -ru. -ru. -1 u. 1+11+11 + 1 1 1 + 1 поненты А вектора равны нулю (h 0). Благодаря этому вычислител ный процесс организуется путем реше ния разрядных уравнений в выражении (6) начиная со старшего. Значение первого разряда искомого вектора и- определяется из первого разрядного уравнения выражения (6) как 1 1 г u. F.v F U. , . (71 1 1 1 Далее величина.и подставляется в выражение (6) что иожет быть запис но в виде F.., й... (8, 1 1-1 1 1+1 / i I ° и на основании последующего разрядJHoro уравнения выражения (8) определяется значение и второго разряда искомого вектора и : , 5sY , u,ii 5.о, 5: F :vF(vF 1 1 1 1 1 (i.5s (J. F Значение и , подставляется в равенство (8) благодаря чему вычисляется следующий вектор F.: H.2-nM;,,-S5,,;5,,J-Ff, (,„ на основании которого определяется значение третьего разряда и- вектора и, :. 3 (I 31.3 м г (2) 2 и,. ,и..1; u.F ; U3f , 3 31 2,2.) 3(2.) V(2) 1при и. 1; и.0 ; u--f vF. vF. ; О .. Аналогичным образом .значение каждого i -го разряда и,- искомого век тора и.определяется из следующего рекурентного отношения: ||H),2(H,(,H,U-) (, М; i; ); )Н1,уК. О и. й 0 ; sig-n u. F: . И. наконец, значение (ni+1)-ro m+1 V разряда и- вектора определяется по выражению F (.,-, , (I «; ,„Г.,./Г „5, Работа устройства происходит следующим образом. На h первых выходных шин каждой i-й строки 3| подаются соответственно (1 значений F правых частей выражения (4), на ( п+1)-ю входную шину 4 подается значение сх и на (п+2)-ю входную шину 5-значение h . После этого в схеме протекает переходной процесс, по окончании которого на выходах знакового разряда i-й входной шины и каждого 1-го элемента ИЛИ 2 по вьфажению (7) образуются соответственно знак sio-h f,- 11 2 Д 51 п и,- и значение и F,- vF первого разряда искомого вектора и. (, h ), поступающие на соответствующие входы вычислительных блоков 1 первого столбца матрицы. В вычислительных блоках первого столб да матрицы реализуется выражение (8) благодаря чему на выходах трех информационных разрядов его (знакового и первого разряда третьего сумматора-вычитателя 7 и выходе элемента ИЛИ 6) в соответствии с выражением (9) образуется следующее: на выходе первого разряда - St(j-tt и- ; на выходе второго - Ь- и на выходе третьего О . При этом величина второго разряда и искомого вектора принимает нулевое значение, если и - - О единичное при U; 1, 01 О и равное двум, если О. 6 1. Далее в соответствии с выражением (8) значение Р и в соответствии с выражением (9) значения поступают на соответствующие входы вычислительных блоков 1 второго столбца, В вычислительных блоках 1 второго столбца моделируются выражения (10), а на выходе трех информационных разрядов его знакового и первого разряда третьего сумматора и выходе элемента ИЛИ 6 вычислительного блока 1 по выражению (11) образуются значения соответственно по разрядам - siVn Ui , uj и и . Если 51 б О, то значение 1 3 3,1 третьего разряда U: О, когда J .. зк - 3. 3, 1, и О, то U; 1 И при и/ ..и 1, значение третьего разряда равно двум. Полученные значения F

II,

и (3;

поступают на соответствующие входы вычислительных блоков 1 последующего столбца матрицы. Аналогичным образом в каждом вычислительном блоке 1 j-ro столбца выполняется выражение (12), на выходе трех информационных разрядов его по выражению (13) образуется значение j-ro разряда и вектора й- и, наконец, в казкдом вычислительном блоке 1 последнего столбца реализуется выраже,ние (14), а на выходах четьфех информационных разрядов его по выражению (5) образуется значение (т+1)-го разряда искомого вектора и Таким образом, после подачи входной информации и окончания переходного процесса в схеме на выходах элементов ИЛИ 2 и выходах трех информационных разрядов вычислительных блоков 1 i-й строки каждого j-ro столбца образуются значения разрядов соответственно первого и и. и (j+1)-ro и искомого вектора U , в знаковой двоичной избыточной системе счисления, т.е. каждый раз034612

ряд имеет свой знак и принимает значения, равные О, 1, 2.

Использование новых элементов вычислительных блоков, элементов ИЛИ, а также новых связей между ними, отличает предлагаемое устройство в отличие от известного в котором вычислительный процесс организован в виде последовательности шагов, что определяет его низкое быстродействие, в предлагаемом устройстве вычислительный процесс организован параллельно благодаря чему время решения определяется временем переходного процесса в схеме (ибо схема устройства является комбинационной) и.равно времени задержки сигнала между входом и выходом устройства. Этот факт способствует применению предлагаемого устройства в вычислительных системах, реализующих вычислительных процесс в натуральном масштабе времени, например управление технологическим процессом или динамическим объектом в режиме его нормального функционирования.