Устройство для сопряжения Советский патент 1984 года по МПК G06F3/04 

Изобретение, относится к вычислительной технике и может быть исполь зовано при построении информационны систем, в которых требуется организ вать обмен информацией между устрой ствами, работающими с разной скоростью. Известно устройство для сопряжения, содержащее буферный запоминающий блок, дешифратор, маркерный регистр, триггер, два элемента задерж ки, два вентиля, элемент Р1ПИ-НЕ, формирователь импульсов. Устройство осуществляет одновременно запись информации в одну ячей ку буферного запоминающего блока и считывание из другой ячейки. Эти ячейки вьщеляются дешифратором 1 .J. Недостатками этого устройства являются большие сложность и аппаратурные затраты, неоднородность в структуре устройства. Известно также устройство для сопряжения, содержащее память, состоящую из сдвиговых регистров памяти, дополнительный сдвиговый регист группу элементов ИМПЛИКАЦИЯ, группу элементов И и узел синхронизации состоящий из триггеров, информацион ные входы и выходы устройства, вход признака наличия информации устройства и вькод готовности, вход такто вых импульсов, вход чтения информации устройства и выход переполнения 2. . В данном устро)нстве признак нали чия информации и информация, постутающие на входы устройства, по тактовым импульсам со входа устройства записываются в 1-ые разряды дополни тельного регистра признаков наличия информации и регистров информационных соответственно и продвигаются слева направо в разряд п соответствукицих регистров номерация разрядов регистров и производится слева направо от 1 до п). Выход п-го разряда Дополнительного регистра является выходом готовности устройства, а выходы п-ыхразрядов регистров памя ти - информационными выходами устройства. Одноименные разряды сдвиговых регистров памяти образуют запоминающую ячейку памяти. Узел синхронизации обеспечивает считывание информации из вькодной ,п-й ячейки в любой момент времени. По импульсу на входе чтения информа ции узел синхронизации разрешает сдвиг в выходную ячейку следующего кода. Элементы ИМПЛИКАЦИЯ анализируют возможность переписи содержимого одной ячейки памяти в последующую и управляют прохождением тактовых импульсов через элементы И на входы продвижения разрядов сдвиговых регистров памятиИ дополнительного. Разрешение переписи на выходе к-го (, 2, ..., п) элемента ИМПЛИКАЦИЯ вырабатывается, если хотя бы в одном от к до п разрядов дополнительного регистра имеется признак наличия информации равный нулю (т.е. соответствующая этому разряду ячейка памяти свободна). Быстродействие данного устройства для сопряжения определяется частотой тактовых импульсов на входе устройства и максимальные скорости ввода и вывода информации равны частоте тактовых импульсов. Вследствие разброса времени задержки реальных элементов ИМПЛИКАЦИЯ период следования тактовых импульсов для обеспечения надежной работы данного известного устройства должен выбираться из соотношения Тп Т, . п+Т , где Т„ период следования тактовых импульсов для известного устройства; время задержки одного элемента ИМПЛИКАЦИЯ; количество разрядов сдвиговых регистров (ячеек памяти;длительность тактового импульса. Из выражения (1) видно, что быстродействие известного устройства падает с увеличением п, что является его недостатком. , Цель изобретения .- увеличение быстродействия устройства. Поставленная цель достигается тем, ЧТО в устройство для сопряжения, содержащее группу из п разрядных буферных сдвиговых регистров, первую группу из п элементов И, триггер синхронизации, причем информационные входы первых разрядных буферных сдвиговых регистров группы образ5 т группу информационных входов устройства, информационные выходы последних разрядов буферных сдвиговых регистров группы образуют группу информационных выходов устройства, первые входы элементов И первой группы объединены и являются тактовым входом устройства; синхровход триггера синхронизации является входом чтения устройства, выход каж дого из элементов И первой, группы соединен со входами сдвига одноимен ного разряда буферных сдвиговых регистров группы, введены группа триг геров признака наличия информации, вторая группа из п элементов И, при :чем первый вход первого элемента И второй группы является входом призн ка наличия информации устройства, прямой, въкоц последнего триггера признака наличия информации группы соединен с установочным входом триг гера синхронизахщи и является выходом готовности устройстваi прямой выход первого триггера признака нал чия информации группы соединен с пе вым входом второго элемента И второ группы и является выходом переполне ния устройства, -второй вход каждого из элементов И первой группы соединен соо.тветственно с выходом одноименного элемента И второй группы своего разряда, с первым установочным входом одноименного триггера признака наличия информации группы и со вторым установочным входом предыдущего триггера признака налич информации группы, вторые входы элементов И второй группы соединены с инверсными выходами одноименных триггеров признака наличия информации группы, выходы которых соединены соответственно с первыми входами последующих элементов И вто рой группы, синхровходы триггеров (признака наличия информации группы соединены с первыми входами элементов И первой группы, второй установочный вход последнего триггера при знака наличия информагщи соединен с выходом триггера синхронизации, i Устройство позволяет организовать обмен информацией между устрой стйами, работающими с разной скоростью, и имеет большее быстродейст вие, чем известное устройство. Быстродействие известного и данного/ устройств определяется частотой тактовых импульсов. В известном устройстве в каждом такте сдвигается все содержимое 764 памяти и для надежной работы устройства необходимо, чтобы период тактовых импульсов удовлетворял неравенству (1), т.е. Т 7, Т,п+Т . Максимальная частота ввода-вывода информации равна частоте тактовых, импульсов, которая снижается с увеличением п. В данном устройстве введение группы триггеров признаков наличия информации и элементов И второй группы позволило осуществить конвейерный принцип продвижения информации со входа устройства на его выход. Максимальная частота ввода-вьшода в этом случае в 2 раза ниже частоты тактовых импульсов. При этом для сдвига информации из ячейки к-1 в ячейку К анализируются признаки наличия информации только в ячейках к-1 и К (). Этот анализ выполняет к-й элемент И второй группы, поэтому период тактовых импульсов в предлагаемом устройстве должен удовлетворять неравенству Тп Тзп+Т где Т, период следования тактовых импульсов в предлагаемом устройстве ( не зависит от п) ; время задержки одного элемента И; длительность тактового им пульса. Минимально необходимая длительность TaiKTOBbix импульсов в известном и данном устройствах одна и та же. Для существующих серий микросхем пл Отношение скоростей ввода-вывода информации предлагаемого и известного устройств А f-ir-r- -05 3) при достаточно большом п это отношешение много больше единицы, и следовательно, быстродействие данного устройства вьш1е быстродействия известного устройства. На ,фиг. 1 представлена структурная схема устройства; на фиг. 2 -. временная диаграмма, поясняющая его работу для случая . Устройство (фиг. 1) содержит память 1, состоящую из буферных сдвиговых регистров 2 с разрядами 3 и входами 4, элементы И 5 первой группы, узел синхронизации 6 с выхо-: дом 7 состоящий из триггера 8 сиихронизации, информационные входы 9 и выходы 10 устройства, вход 11 признака наличия информации устройства и выход 12 готовности, вход 13 тактовых импульсов,- вход 14 чтения информации устройства, выход 15 пере полнения, группа триггеров 16 признаков наличия информации и элементы И 17 второй группы. Сигналы на фиг. 2 соответствуют указанным входам и выходам устройства и выходам, соответствующих элементов И. Одноименные разряды регистров 2 образуют запоминающую ячейку памяти 1. 1 в каком-либо триггере 16 признака наличия информахщи отмечает наличие информации в соответствующей запоминающей ячейке памяти 1, а О - отсутствие информации там. Элементы И 17 анализируют возможност переписи содержимого одной ячейки памяти 1 в другую и управляют прохож дением тактовых импульсов через элементы И 5. на входы продвижения разря ДОН буферных сдвиговых регистров 2. Узел 6 синхронизации разрешает сброс сигнала готовности на выходе 12 устройства после считывания информации из выходной (крайней справа)-ячейки памяти 1. Устройство работает следующим образом. В исходном состоянии триггер 8 синхронизации и все триггеры 16 признаков наличия информации установлены в нулевое состояние (прием для описания работы устройства позитивную логику, т.е. низкий уровень напряжения соответствует OV). Поступающий на информационные входы 9 устройства двоичный код сопровождает ся 1 на входе 11, признака наличия информации и всегда заносится в первую слева ячейку памяти 1, образован ную первыми разрядами буферных сдвиговых регистров 2 по сигналу на входе 13 тактовых импульсов. Одновремен но происходит установка в 1 первого слева триггера 16 признака наличия информации. Тактовые импульсы непрерывно подаются на вход 13 и занесенный код последовательно через .все ячейки памяти 1 продвигается в выходную ячейку. Занесение информации в к-ю (, п) ячейку памяти 1 образованную К-ми разрядами буферных сдвиговых регистров 2, производится по тактовому импульсу с выхода )(-го элемента 5 И первой группы при наличии сигнала разрешения сдвига на выходе к-го элемента 17 И второй группы. Данный сигнал разрешения сдвига вырабатывается, если (К-1)-й и К-й триггеры 16 признаков наличия информации находятся соответственно в состояниях 1 и О. Этот же сигнал разрешения сдвига разрешает установку тактовым импульсам в 1 К-го и в О (К-1)-го триггеров 17 признаков наличия информации. Т.е. в каждом такте сдвигается содержимое и признак наличия информации только тех ячеек памяти с установленными в 1 признаками наличия информации, для каждой из которых следующая справа ячейка памяти не хранит информацию. В соответствии с изложенным первый введенный код сдвигается в последнюю ячейку, второй - в предпоследнюю и аналогичным образом заполняются все ячейки памяти 1. Признак 1 наличия информации в выходной ячейке с соответствующего триггера 16 признака наличия информации устанавливает высокий уровень на выходе 12 -готовности устройства, разрешая считывание информации с информационных выходов 10 устройства, а также дает разрешение на установку в 1 триггера синхронизации 8 в узле синхронизации 6. После считьшания информации из выходной ячейки, которое может происходить в любой момент времени, импульс на входе 14 чтения информации устанавливает триггер 8 синхронизации в единичное состояние. Первый пришедший после этого тактовый импульс сбрасывает триггер 16 признака наличия информации в выходной ячейке. что приводит к сбросу сигнала готовности на выходе 12 устройства и триггера 8 синхронизации в О. В следующем такте информация из предпоследней ячейки сдвинется в последнюю и цикл считывания информации повторяется , а одновременно с этим в последующих тактах происходит последовательный сдвиг из ячейки в ячейку вправо по конвейерному принципу содержимого всех ячеек, хранящих информацию. Циклы считывания прекращаются, когда вся информация из устройства считана. 7 Сигналом переполнения памяти 1 может служить высокий уровень на выходе 15 переполнения в момент поя ления единицы на входе признака наличия информации 11. Средняя скорость занесения кодов в устройство не должна превышать средней скорости считывания, а количество разрядов в сдвиговых регистрах 2 должно исключать возможность переполнения памяти 1. Таким образом, устройство для сопряжения позволяет организовать обмен информацией между устройствам работающими с разной скоростью. Мак симальная скорость ввода-вывода в предлагаемом устройстве не зависи от количества ячеек п памяти 1 и определяется временем сдвига информ ции только одной ячейки памяти 1. Соотношение скоростей ввода-вывода предлагаемого и известного устройст определяется выражением (3) Ту, ТдыллОА П+Т /Тп i эп ти86 Рассмотрим конкретный пример. На ,ЗТ Зимпл аи практике Для случая а и вы игрьпп в скорости ввода-вывода () достигается при . Причем с увеличением п выигрыш растет. Другим параметром, характеризующим быстродействие сравниваемых устройств является скорость продвижения информации со входа устройства на его выход. В известном и в данном устройствах для этого требуется п тактов, тогда отношение скоростей продвижения информации через предлагаемое и изТивестное устройства равно -- 5t 7/1 ДЛЯ всех п, т.е. вызпигрьш предлагаемого устройства в скорости продв скения информации еще значительнее, чем выигрыш в скорости ввода-вывода.

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ, содержащее группу из п разрядных буферных сдвиговых регистров, первую группу КЗ и элементов И, триггер сийкронизации, причем информационные входы первых разрядов буферных сдвиговых регистров группы образуют группу информационных входов устройства, информационные выходы последних разрядов буферных сдвиговых регистров группы образуют группу информационных выходов устройства, первые элементов И первой группы объединены и являются тактовьм устройства, синхровход триггера синхронизации является входом чтения устройства, выход каждого из элементов И первой группы соединен со входом сдвига одноименного разряда буферных сдвиговых регистров группы, отличающееся тем, что, с целью увеличения быстродействия устройства, в него введены группа триггеров признака наличия информации, вторая группа из п элементов И, причем первый вход первого элемента И второй группы является входом признака наличия информации устройства, прямой выход последнего триггера признака наличия информации группы соединен с установочным вхо дом триггера синхронизации и является выходом готовности устройства, прямой выход первого триггера признака наличия информации группы соединен с первым входом второго элемента И второй группы и является выходом переполнения устройства второй, вход каждого из элементов И первой . группы соединен соответственно с выходом одноименного элемента И втброй группы, с первым установочным входом одноименного триггера признака наличия информации группы и со вторым установочным входом предьщу щего триггера признака наличия информации группы, вторые входы элементов И второй груйпы соединены с инверсными выход га одноименные И 1 триггеров признака наличия информации группы, прямые выходы которыз соединены соответственно с первыми входами последующих элементов И sj о второй группы, синхровходы триггеров признака наличия информации группы соединены с первыми входами элементов И первой группы, второй , установочный вход последнего триггера признака наличия информации сое-. динен с выходом триггера синхронизации.

Фиг. 2