Система для автоматического контроля больших интегральных схем Советский патент 1984 года по МПК G01R31/303 G06F11/22 

Изобретение относится к автоматизированным системам контроля и йожет быть использовано при контроле больших интегральных схем.. По основному авт.св. № 664178 известна система для автоматическог контроля больших интегральных схем (БИС), содержащая регистр конечного адреса, управляющую вычислительную машину (УВМ), регистр выходной тестовой комбинации, многоканальный амплитудный дискриминатор, схему сравнения, блок памяти, счетчик адреса памяти, счетчик числа повторений тестовых комбинаций, генератор тактовой частоты и элементы И и НЕпричем выходы УВМ соединены соответ ственно с входами регистра конечног адреса, счетчика адреса памяти и бл ка памяти, выход регистра конечного адреса соединен с первым входом схе мы сравнения, выход которой соедине с первыми входами УВМ и элемента И, выходы блока памяти соединены соответственно со входами регистра выходной тестовой комбинации и с первыми входами многоканального амплитудного дискримршатора, контроли руемой БИС и элемента НЕ-И, выход которого соединен с первым входом счетчика числа повторений тестовых комбинаций, выход регистра выходной тестовой комбинации соединен со вторым входом многоканального амплитудного дискриминатора, третий вход которого соединен с выходом контролируемой БИС, а выход - со вторым входом УВМ, выход генератора тактовой частоты соединен со вторым входами контролируемой БИС и элемента И, выход которого соединен со вторым входом счетчика числа повторений тестовых комбинаций, выход счетчика числа ,повторений тестовых комбинаций соединен со вто рым входом счетчика адреса памяти, выход которого соединен со вторыми входами схемы сравнения и блока памяти, а также счетчик циклов, счетчик признака циклов, триггер призна ка циклов, регистр восстановления адреса и четыре дополнительных элемента И, причем соответствующие выходы блока памяти соединены с пер вым и вторым входами первого дополнительного элемента И; с первыми входами триггера признака циклов, второго дополнительного элемента И и счетчика признака циклов, выходы которого соединены соответственно с третьим входом первоТо дополнительTforo элемента И, со вторыми входами второго дополнительного элемента И и элемента НЕ-И и с первым входом третьего дополнительного элемента И, выход второго дополнительного элемента И соединен с первым входом счетчика циклов, второй вход которого соединен с выходом первого дополнительного элемента И, а выход - со вторым входом триггера признака циклов,, выходы триггера признака циклов соединены соответственно со вторым входом третьего дополнитель ного элемента И и с первым входом четвертого дополнительного элемента И, второй вход которого соединен с :счетчика адреса памяти,а выход-со входом регистра восстановления адреса,выход которого соединен с третьим входом третьего дополнительного элемента И, выход которого соединен с вторым входом счетчика адреса памяти 1 . Недостатком известного устройства является его низкая эффективность,, которая не позволяет производить многократное повторение тестовых комбинаций в различных произвольных сочетаниях без полной записи всех сочетаний этих комбинаций в памяти. Целью изобретения является повьш1ение коэффициента использования оборудования . Поставленная цель достигается тем, что в систему для автоматического контроля БИС введены дешифратор, триггер, регистр, два элемента ШШ, три элемента И, три группы элементов И, группа регистров, группа триггеров, причем выходы блока памяти соединены с входами соответственно шестого элемента И, элементов И первой группы, седьмого элемента И и дешифратора, выходы которого соединены с входами первого,второго и седьмого элементов,И,триггера,соответствующих элементов И первой,второй и третьей групп, соответствующих триггеров группы и первого элемента ИДИ, выход которого соединен с входами пятого, шестого и восьмого элементов И, выходы второго и восьмого элементов И и элементов И трет-ьей группы через второй элемент ИЛИ соединены с входом счетчика

адреса, выход которого через элементы И второй группы соединены с входами соответствующих регистров группы, выходы которых соединены с входами соответствующих элементов И третьей группы, выходы триггера признака циклов соединены соответственно с входами восьмого элемента И и элементо И второй группы и входами шестого элемента И и элементов И третьей группы, выходы триггера и триггеров группы соединены с входами первого и второго элементов И и соответствующих элементов И второй и третьей групп.

На чертеже представлена блок-схе ма системы для автоматического контроля больших интегральных схем.

Система содержит УВМ 1, счетчик 2 адреса памяти, блок 3 памяти,регистр Д конечного адреса, регистр 5 выходных тестовых комбинаций,контролируемая БИС 6, многоканальный амплитудный дискриминатор 7, счетчик 8 числа повторов тестовых комбинаций, элемент НЕ-И 9, триггер 10 признака циклов, триггер 11, регистр 12 восстановления адреса, счетчик 13 признака циклов,регистр 14, генератор 15 тактовой частоты, счетчик 16 циклов, схему 17 .сравнения, дешифратор 18, элементы ИЛИ 19 и 20, элементы И 21-28, регистры 29 группы, триггеры 30 группы, элементы И 31 первой группы, элементы И 32 .второй группы, элементы И 33 третьей группы.

Система работает следующим образам.

В исходном состоянии триггер 10, счетчик 13, счетчик 16, .триггеры 30 и триггер 11 устанавливаются в нулевое состояние.

R память 3 записывается программа проверки БИС 6, содержащая только набор необходимых тестовых комбинаций с информационным массивом с указанием последовательности их вьшода из памяти, с указанием только из начального адреса без информационного массива, и подключается проверяемая БИС 6.

УВМ 1 передает е счетчик 2 начальный адрес тестовых комбинаций, записанных в памяти 3, а в регистр 4 - последний адрес тестовых комбинаций для данного типа БИС. В регистр 5 из памяти 3 поступает вы124331

ходная тестовая комбинация каждого контролируемого теста исследуемой БИС 6; с регистра 5 на дискриминатор 7 задается порог каждого кана5 ла. В память 3 из УВМ 1 поступает импульс запроса. В каждой ячейке памяти 3 вьщелен ряд разрядов, в которых записывается число циклов генератора 15, в течение которых на 10 БИС 6 должна подаваться данная тестовая комбинация входных воздействий.

При считьшании из ячейки памяти 3 последовательно на входы контролируемой БИС 6 подаются входные воздействия, а число циклов, в течение которых данные воздействия должны подаваться на контролируемую БИС 6,переписывается в обратном коде в счетчик 8 через элемент НЕ-И 9, управляемый счетчиком 13. Если в разряде памяти 3, управляющем счетчиком 13, записан логический ноль, то элемент НЕ-И- 9 открыт для записи числа повторений тестовых комбинаций в счетчик 8. Имп утьсы генератора 15 через элемент Pf 24 поступают на счетчик 8, и при его заполнении наращивается на единицу значение счетчика 2, и память 3 опрашивается по следующему адресу. В случае, если в разряде признака циклов памяти 3 появляется логическая единица, в счетчик 13 записывается эта единица, одновременно перебрасывается триггер 10, на вход дешифратора 18 поступает информация из п-амяти 3, обозначающая номер комбинации группы тестов, которая должна циклически повторяться. Тогда на выходе дешифратора 18 сформируется управляющий сигнал, которьй через элемент ИЛИ 19 поступает на элемент И 25, через который записывается код н счетчик 16, в котором он записан в обратном коде. Сигнал с элемента ИЛИ 19 через элемент И 26 обеспечивает передачу кода адреса выхода из последнего цикла, поступающего из памяти 3 в регистр 14. Управляющий сигнал с дешифратора 18 также поступает на соответствуюие элементы И 32 и 33. Через соответствующий элемент И 32 начальный дрес первой комбинации групп тестов оступает в соответствующий рег гистр 29. Сигнал с соответствующего риггера ЗП не разрешает прохозкдение сигнала.с соответствукмцего регистра 29 чррез элемент И 33 и эле мент ИЛИ 20 на счетчик 2, т.е. осуществляется только запись, а сч тьтания нет,.затем по эаднему фронт управляющего сигнала с дешифратора 18 соответствующий триггер 30 пере водится в единичное состояние.. Система подготовлена для осущес вления циклической работы с первой комбинацией групп тестов. Переход от такта к такту внутри цикла контроля БИС 6 осуществляется как опи сано, но код номера комбинации рав нулю, при этом окончание цикла ха.рактеризуется уровнем логического нуля в разряде признака цикла,при воздействии которого через элемент 23 счетчик 16 увеличивает свое состояние на единицу. В момент дей ствия сигнала окончания цикла из памяти 3 в дешифратор поступает код первой комбинации группы тесто под действием которого на выходе дешифратора формируется управляющи сигнал для разрешения считывания информации от соответствукнцего -регистра 29. Следующий запрос в памяти 3 происходит по адресу счетчика 2, т.е. целая группа тестов при этом подается на БИС 6 из тех же ячеек памяти 3, что и предьщущем цикле, и повторение циклов.работы памяти с одной и той же комбинацией (первой) группы теста происходит до тех пор, пока не происходит переполнение счетчика 16, который сбрасывает трттгер 10 в исходное состояние, что разрешает перепис ь информации с регистра 14 в.счетчик 2. . При появлении в любом месте про раммы контроля БИС.в разряде признака цикла логической единицы и в разрядах кода соответствующего номеру первой комбинации в схеме, осуществляется считывание информации с первого регистра 29 в счетчик 2 ,и следующий запрос происходит по этому адресу. Для контроля БИС 6 с этой комбинацией, но с другим количеством циклов ее повторов информация о количестве циклов из памяти,3 через открытьй элемент И 25 поступает в счетчик 16. Информация о новом адресе выхода из последнего цикла данной комбинаций из памяти 3 через элемент И 26 поступает в регистр 14, при этом работа системы в цикле осуществляется аналогично описанному. При вьщаче из памяти 3 по очередному адресу кода признака второй, третьей, четвертой комбинаций в работу включаются соответствующие регистры 29, триггеры 30, элементы И 31.-33,работа которых осуществляется аналогично описанному. Если по ходу вьтолнения программы контроля БИС 6 какая-либо из комбинаций больше не понадобится, то вместо нее можно записать новую. Для этого в разряде признака перезаписи новой комбинации необходимо записать логическую единицу для кода этой комбинации, тогда через соответствующий элемент И 31 поступает сигнал сброса на соответствующий триггер 30, переводя его в состояние нуля, сигнал с инверсного выхода которого разрешает.записать новую информацию в соответствующий регистр 29 через элемент И 32 с выхода счетчика 2. Аналогично можно обновить все каналы восстановления начального адреса, задавая соответствзтощий код комбинации в программе и в разряде признака, перезаписи. При совпадении информации в счетчике 2 и регистре 4 схема 17 закрывает элемент И 24, прекращается подача импульсов генератора 15 и контроль БИС 6 заканчивается. Изобретение позволяет производить многократное повторение тестовых комбинаций в различных произвольных сочетаниях без полной записи всех сочетаний этих комбинаций в ОЗУ, что сокращает время записи и ввода программы в ОЗУ, т.е. повышает эффективность работы оборудования.

СИСТЕМА ДЛЯ АВТОМАТИЧЕСКОГО : КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ по авт.св. № 664178 о т л и ч а ющ а я с я тем, что, с целью повыше. ния коэффициента использования оборудования, в него введены дешифратор, триггер, регистр, два элемента ИЛИ, три элемента И, три группы элементов И, группа регистров, группа триггеров, причем выходы блока памяти соединены с входами соответственно шестого элемента И, элементов И первой группы, седьмого элемента И и дешифратора, выходы которого соединены с входами первого, второго и седьмого элементов И, триггера, соответствующих элементов И первой, второй и третьей групп, соответствующих триггеров группы и первого элемента ИЛИ, выход которого соединен с входами пятого, шестого и восьмого элементов И, выходы второго и восьмого элементов И и элементов И третьей группы через второй элемент ИЛИ соединены с входом счетчика адреса, выход которого через элементы И второй группы соединен с входами соответствуклцих регистров группы, выходы которых соединены с входами соответствующих элементов И третьей группы,.выходы триггера признака циклов соединены соответственно с входами восьмого элемента И и элементов И второй группы и входами шестого элемента И и элементов И третьей группы, выходы триггера и триГгеров группы соединены с входами первого и второго элементов И и соответствующих элементов И второй и третьей групп. N9 it &9 СО