Конвейерное устройство для вычисления функции @ Советский патент 1985 года по МПК G06F7/548 

которого соединен с входами синхронизации второго и четвертого промежуточных регистров, выход девятого 1179326 разряда регистра сдвига соединены с входом синхронизации выходного регистра.

КОНВЕЙЕРНОЕ УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИИ lj 5ini-X содержащее входной регистр, два блока памяти, четыре промежуточных регистра, два сумматора, выходной регистр, информационный вход которого соединен с выходом первого сумматора, выход старших разрядов входного регистра соединен с адресным входом первого блока памяти и информационным входом первого промежуточного регистра, выход которого соединен с адресным входом второго блока памяти, выход второго сумматора соединен с информационным входом третьего промежуточного регистра, отличающееся тем, что, с целью упрощения устройства, оно содержит к-вадратор, блок : синхронизации и сдвигатель причем выход 1 -го разряда входного регистра i 1,2,... Иj где п - разрядность аргумента, соединен с первым входом (i+4)-ro разряда второго сумматора, второй вход (i+4)-ro разряда которого соединен с вькодом первого блока памяти, а выход (i+4)-ro разряда второго сумматора соединен с входом соответствующего разряда третьего промежуточного регистра, выход которого через квадратор соединен с информационным входом четвертого промежуточного регистра, выход которого соединен с информационным входом сдвигателя, выходы двух старших разрядов второго промежуточного регистра соединены § с управляющими входами сдвигателя, инверсный выход которого соединен С/} с первым входом первого сумматора, второй вход которого соединен с выходом второго блока памяти, причем блок синхронизации содержит элемент И,триггер, генератор импульссов и регистр сдвига, информационньй и управляюшд й входы которого соединеtaoA J ны соответственно с прямым выходом триггера и инверсным выходом генератора импульсов, прямой выход кото00 Ьд рого соединен с входом синхронизации триггера, информационный вход кото@д рого соединен с выходом элемента И, первьм и второй входы которого соединены с инверсным выходом триггера и входом пуска устройства соответственно, вход сброса которого соединен с установочными входами триггера и регистра сдвига, выход третьего разряда которого соединен с входом синхронизации входного регистра, вход синхронизации первого и третьего промежуточных регистров соединены с выходом пятого разряда регистра сдвига, выход седьмого разряда

Изобретение относится к области вычислительной техники и предназначено для использования в универсальных и специализированных вычислительных устройствах при обработке больших массивов данных.

Целью изобретения является упрощение устройства.

На фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 - блока синхронизагдаи; на фиг. 3 - временная диаграмм работы устройства.

Устройство (фиг. 1) содержит входной регистр 1, блок памяти 2, сумматор 3, промежуточные регистры 4 и 5, квадратор 6, промежуточные регистры 7 и 8, сдвигатель 9, блок памяти 10, сумматор 11, выходной регистр 12, блок синхронизации 13 с выходами 14-19 и входами 20 .и 21.

Блок синхронизации 13 (фиг.- 2) содержит генератор 22 тактовьк импульсов, элемент И 23, триггер 24 и сдвиговый регистр 25.

Квадратор 6 может быть выполнен различным образом, яо должен обладать достаточным быстродействием. В частности, в качестве квадратора может быть использован быстродействующий перемножитель.

Промежуточные регистры 4, 5 и 7, 8 предназначены для. кратковременног запоминания результатов промежуточных вьиислений и для обеспечения конвейерного способа обработки. При этом регистр 4 имеет разрядность 11+4 (при разрядности регистров 1 и 12, равной И ), регистр 7 имеет разрядность h +6, а регистры 5 и 8 разрядность К .

Вычисление функгщи nsglnf xl

от аргумента X (О X i 1) производится на основе метода сегментной аппроксимации выражением вида Ij А + W (Х + В), где константы А ,

8,1 выбираются из условия минимизации абсолютной .погрешности. При этом коэффициент W выбирается равным степени числа два. Дл/ функции

lj sin (-|-х коэффициент А являетI ,

ся положительным, а коэффициент Б отрицательным, независимо от числа разбиений интервала изменения аргумента на сегменты. Коэффициент W принимает в-зависимости от двух старших разрядов аргумента, четыре значения: - 0,03125, - 0,0625, - 0,125, - 0,25.

Диапаз.он изменения аргумента о,l разбивается на интервалы, количество которых определяется требуемой точностью, причем границы интервалов выражаются К старшими двоичными разрядами аргумента.

На разных интервалах константы А. и В имеют различные значения. Константы В хранятся в блоке памяти 2, а константы А - в блоке памяти 10. Адресация к каждому блоку памяти осуществляется по К старшим разрядам аргумента, которые определяют, в каком интервале находится аргумент. Разрядность блоков памяти 2 и 10 определяется требуемой точностью вычисления функции Для интервалов, соответствующих диапазону изменения аргумента 0,1/ коэффициенты А и В соответствуют наилучшему равномерному приближению

/If функции, (4:i выр ением ви2

да Ij - А - 0,03125 ) , диапазоне 1/4, 1/2 - у А - 0,0625 (У+Б) , в диапазоне 1/2, 3/4 - jj А 0,125 (х +В) , в диапазоне 3/4, ijij-A - 0,25 (х+В).

Устройство работает следующим образом.

Перед обработкой массива чисел на вход 21 Сброс блока 13 синхро3низации подается сигнал Сброс (фиг. 3q ), которьш приводит тригге 24 и сдвиговый регистр 25 в исходное состояние. После прихода сигнала 20 Пуск (фиг. 3S) элемент И 23 разрешает прохождение информации с инверсного выхода триггера 24 на его информационный вход. Триг гер 24 осуществляет , деление частоты генератора 22 тактовых импульсов на два (фиг. 3 Ь). По переднему фронту импульсов с инверсного выхода генератора 22 информация с выхода триггера 24 заносится в сдвиговьй регистр 25 и с каждым новьм импульсом сдвигается вправо. Выход первого разряда регистра сдвига 25. управляет считыванием чисел из внеш них блоков памяти (фиг. 3q), выход третьего разряда управляет заносом чи ла во входной регистр 1 по выходу 15 (фиг. 3 е). Выход пятого разряда регистра 25 управляет заносом чисел в регистры 4 и 5 (фиг. 3 k) по выходу 16. Выход седьмого разряда регистра 25 управляет заносом чисел в регистры 7 и 8 (фиг. 3, л ) по выходу 17 блока синхронизации 13. Выход девятого разряда регистра 25 управляет заносом чисел в выходной регистр 12 (фиг. 3 И ) по выходу 18 блока 13. Выход одиннадцатого разряда регистра 25 управляет записью выходного числа во внешние блоки памяти по выходу 19 блока 13. Выход четных разрядов сдвигового регистра 25 не используются. Структура блока синхронизации 13 учитывает инерционность конвейера и после сня тия сигнала Пуск корректно заверша ет разработку чисел, ранее принятых для обработки. В первом такте работы устройства в регистр 1 поступает аргумент X,. С выхода регистра 1 значение аргумента поступает на сумматор 3 со сдвигом на 4 разряда вправо. Одновр 64 менно из блока памяти.2 по адресу, указанному К старшими разрядами аргумента X, , выбирается константа В, и также поступает на сумматор 3. В сумматоре 3 происходит выработка суммы X, + В,. Во втором такте значение X,+В, записывается в регистр 4 и возводится в квадрат в 6. В том же такте значение К старших разрядов аргумента х, записывается в регистр 5, а в регистр 1 поступает следующее значение аргумента Х. В третьем такте значение ( х, + В,) записывается в регистр 7 и через сдвигатель 9 поступает на вход сумматора 11 без сдвига или со сдвигом на один, два или три разряда вправо. Одновременно в регистр 8 переписывается из регистра 5 значение К старших разрядов аргумента Xi , являющееся адресом константы А,, хранимой в блоке 10. Значение двух старших разрядов регистра 8 поступают, кроме того, на управляющие входы сдвигателя 9 и управляют сдвигом величины ( В,) Константа А, поступает из блока памяти 10 на второй вход сумматора 11, где и производится выработка суммы А,-W, (х,+В,) Так как значение W всегда отрицательно, то сумматор 11 фактически работает на вычитание. В этом же такте в регистр 4 записывается значение , а в регистр 5 - значение k старших разрядов аргумента Vg В регистр 1 записывается следующее число ХзВ четвертом такте в регистр 12 записывается значение ц А, + V,{)C, +В,). являющееся искомьм приближением t .| jB точке X -X,. регистры 4, 5 и 7, 8 записываются езультыты промежуточных вычислений ад аргументами Х2 и X j , а в реистр 1 записывается новое число Х4

m sisiim

Запись

,Сиип18аи.ие Фиг. 2

п

л

Л-Пл п п ггп п п п п п rLn-rTrLjnjTJTjTLTLriJT-rL

J-L J LJI-L

-t t t -t t

. -t

фиг. J