Устройство фазирования числовых последовательностей Советский патент 1985 года по МПК G08C19/16 

11

Изобретение отрюсится к цифровой передаче информации и, в частности, к фазированию числовых последовательностей для обеспечения порядка переключения, причем HasBaHiibie ряды содержат сигналы идентичных данных и сигнал синхронизации одной и той же частоты.

Цель изобретения - повышение достоверности передачи,

На фиг, 1 изображено предлагаемое устройствоJ на фиг, 2 - решающий блок; на фиг, 3 и 4 - времент-йш диаграммы работы устройства.

Устройство содержит первый блок 1 сравнения, первый блок 2 памяти, генератор 3 импульсов, второй блок 4 памяти, второй блок 5 сравнения, первый счетчик 6j, второй счетчик 7, решающий блок 8, элемент ИЛИ 9,коррелятор 10, состоящий из .блоков 1-4, фазовый дискриминатор 11, логический узел 12, состоящий из блоков 5--9, и блок 13 фазовращателей. Решающий блок 8 содержит первый, второй и третий триггеры.

Устройство работает следующим образом.

Два ряда данных Т), и Dyp поступают из/двух различныхканалов идолжны быть одинаковыми. Устройство исследует несовпадение двух рядов данных D. и D,., Сигнал синхронизации , имеющи14 такую же номинальную частоту, что и сигналы синхронизации Н и Ихг названных рядов, но четко оп ределен11ую фазу, задает работу блока 1, принимающего сигналы D jp и , Блок 1 сравнивает предварительно синхронизированные сигналы Н, DY и и подает представительный сигнал Dry (расхождение) испытания на совпадение данных. Для смещения одного сигнала по отношению к другому (фигя2 моменты сравнения (сигнал С) соответствуют спадам сигнала синхронизации Н- . В некоторые моменты (сигнал С) этого сигнала синхронизации обнаруживают несовпадение двух сигналов данных D- и D)(p. Другой сигнал несовпадения изобра кается при этом ненулевым сигналом (неодинаковые биты Ь и bj на фиг, 3),

Генератор 3 намного ниже ритма числовых последовательностей подает сигнал прямоугольной формы h, опре-; деляющий пакет битов постоянной

672

длины (р/р - целое число), соответствздащей периоду этого сигнала h.

Сигнал IY несовпадения закладывается в блок 2 до конца пакета, определяемого h, который также накладывается на него. На выходе блока 2 подается сигнал PER (ошибочный пакет)j указывающий на то, что пакет битов содержит по меньшей мере одно несовпадение между данными , и Dy . Таким образом, этот сигнал PER не реагирует на вторую ошибку, которая может существовать в том же пакете,

В блоке 4 сигнал PER закладывается в память в течение продолжительности следующего пакета, подавая сигнал h на вход блока 4.

На выходе блока 4 и iпyльc NOCO несовпадения равен 1 в течение заданного постоянного времени, если имеется по меньшей мере одно несовпадение данных в предшествующем пакете. Это постоянное время испускания импульса NOCO должно действительно совместимо с работой медленной части устройства для корреляции данных. Описанная часть, образованная блоками 1-4, работает с частотой Н и является быстрой частью, уменьшенной сознательно, ввиду потребления энергии.

Сигнал NOCO подается на вход счетчика 6, который считает импульсы NOCO между двумя импульсами, смещенными на t от .сигнала INIT (инициализация), подаваемыми счетчиком 7. Если счетчик 6 подходит к своему максимальному счету q, который является заданной величт-шой до поступления другого импульса сигнала INIT, он подает им.пульс отсутствия корреляции ABSCORR на выходе (фиг, 4), Если импульс ABSCOORR подается до окончания промежутка времени Ц, то счетчик 7 инициализируется. В этом случае и когда счетчик 7 подходит к t И11пульс INIT инициализирует счетчик 6, Бремя t, выбирается для распознавания отсутствия корреляции на последовательности с наименьшим содержанием переходов, В самом деле, данные, передаваемые обычно по радиорелейным линиям, содержат растр собственно данных и некоторое число слов или битов для систематического включения. Таким образом, частота сигнала h, след, длина пакета, является одним из параметров,позволяющих оптимизировать работупредлагаемого коррелятора. 3 Длина пакета должна учитывать содержание переходов рассматриваемых данных, а также их временное распределение. На фиг. 3 изображен частный случай, когда длина р пакета равна битам. Параметр q, подсчитывающий импуль сы NOCO между двумя импульсами INIT выбирается таким образом, чтобы пред лагаемый коррелятор не реагировал на ошибки, которые могут существоват на данных, и для того, чтобы pq было совместимо -с допустимыми величинами пульсации. Такой коррелятор 10 успешно приме няется в случае запроса на коммутаци пучков для разрешения запроса Т.,.на коммутацию, исходящего из канала порядка i, означающего, что канал i требует помощи или, если он уже имеет ее, что он не желает больше иметь ее. Сигнал находится в 1, когда канал i находится в нормальном приеме, и в О, когда каналу i оказывает ся помощь. Назовем х аварийный канал. Тогда ряд D- , соединенный со своим синхронизатором Н|у , сравнивае ся с рядом Dj , соединённьтм со своим синхронизатором Нуг. Дискриминатор 11 фазы принимает сигналы синхронизации и Н,-рИ подает на выходе представительный сигнал фд смещения фазы между синхронизаторами двух последовательностей Таким образом, пока коррелятор 10, включающий элементы 1,2, 4, 3 (фиг. 1), испытывает данные на несовпадения, дискриминатор 11 задает режим смещения фазы синхронизаторов на входе решающего блока 8. Если 0 О, имеется неприемлемое смещение фазы, так как оно слишком большое, и блок 8 подает сигнал ABSPHA, означающий отсутствие фазирования синхронизаторов двух цифровьпс рядов, на входе элемента ИЛИ 9, который в свою очередь подает на выходе импульс PAR (шаговый), означающий плохую фазу. Блок 8 подает также, когда фаза плохая, ненулевой Сигнал N, который подается на вход блока 5, который принимает также сигнал Т.. запроса на переключение канала i, причем N О означает, что сигналы находятся в фазе. Сигнал N указывает на то, в каком состоянии находится переключение : если N 1, канал i находит674ся в режиме нормальной передачтг, если N О, действует аварийный канал X. Когда Ту,,-и N находятся в различном состоянии, блок 5 подает сигнал REC (поиск), разрешающий поиск правильного положения фазы аварийного канала. Сигнал REC подается на вход счетчика 7 и служит для его инициализации. Счетчик 6 несовпадений считает импульсы NOCO между двумя импульсами INIT, подаваемыми этим счетчиком 7 и если он подходит к своему максимальному счёту q до поступления INIT,он испускает импульс об отсутствии корреляции ABSCORR на выходе, означающий, что данные находятся в плохом фазовом соотношении. Этот сигнал ABSCORR, также подаваемый на вход элемента ИЛИ 9, также позволяет подавать импульс РАР на выходе. Сигнал ABSCORR включает счетчик 7. Если к концу времени t не бьто другого импульса ABSCORR, то счетчик 7 подает импульс TTEST на вход блока 8, который может при этом в зависимости от состояния (р , подаваемого дискриминатором 11, освобождать импульс РАР на выходе элемента ИЛИ 9, накладывая на него представительный импульс ABSPHA плохой фазы. Таким образом, коррелятор 10 позволяет очень быстро (он работает в ритме Н.) фазовую связь и зачастз плохую связь между двумя цифровыми рядами, не ожидая того, что дискриминатор 11, более медленный, выдаст свой результат. Выбор q импульсов, позволякщих подавать РАР, таков, что можно защититься от возможных ошибок, а также от дребезжания. Минимальное время испытания данных на одном положении равно след. Рп-ц где iu равно периоду сигнала Н ,. Наоборот, хороший результат по данным может быть еще подтвержден фазовым испытанием f в конце времени t-. Промежутки времени t испытания следуют один за другим и выбираются продолжительностью, совместимой с технологиями блоков коррелятора 1О и дискриминатора 11. В решающем блоке 8 имеются три риггера, которые принимают смещение азы , подаваемое дискриминатоом 11 на их входы D, а также сигнал TEST, поступающий с выхода счетчиКа 7. Первый.из триггеров включается в 1 сигналом INIT, поступающим на . его вход Puset (предварительность установки), Второй из триггеров включается в О сигналом PEG, поступающим на его вход Clear (установка в исходное состояние). Сигнал ABSPHA имеется на выходе О первого из триггеров, тогда как выход О этого триггера соединен с входом синхронизации СК третьего из триггеров. Этот последний устанавливается в делителе на 2 Ьоединением между его выходом О и

его входом- D.-.

Запрос на переключение поступает посредством порядкового канала ТР на уровень узла 12 для канала, образованного рядом данных D- +

Н и его соответствующего сигнала синхронизации. Одновременно аварийный канал х принимается блоком 13 и принимает фазу

Н,в

этих сигналов D

зависимости

А

от сигнала PAR с тем, чтобы подавать на вход коррелятора. 10 и дискриминатора 1i числовую последовательность D + Hjj.p , имеющую правильное фазовое соотнощение с последовательностью i,

требующей аварийный канал.

D J)

n

Хп

Н|

Hi, HX«

1. УСТРОЙСТВО ФАЗИРОВАНИЯ ЧИСЛОВЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащее первьш блок сравнения, генератор импульсов, первый блок памяти, счетчик, блок фазовращателей, о тличающееся тем, что, с целью повьшения достоверности передачи, в него введены второй блок памяти, элемент ИЛИ, второй счетчик, второй блок сравнения, решающий блок, фазовый дискриминатор, выход первого блока сравнения подключен к первому входу первого блока памяти, выход которого подключен к первому входу второго блока памяти, вькод генератора импульсов соединен с вторыми входами первого и второго блоков памяти, вьрсод второго блока памяти соединен с первым входом первого счетчика, вькод которого подключен к первым входам элемента ИЛИ и второго счетчика, выход элемента ИЛИ подключен к управляющему входу блока фазовращателей, первьм и второй выходы второго счетчика подключены соответственно к второму входу первого счетчика и к первому входу решающего блока, первый выход которого соединен с первым входом второго блока сравнения, выход которого соединен с вторым входом второго счетчика, второй выход решаюа его блока подключен к второму входу элемента ИЛИ, выход фазового дискриминатора подключен к второму входу решающего блока, входы первого блока сравнения, фазового дискриминатора i и информационные входы блоков фазо. вращателей являются информационными входами устройства, вход второго блока сравнения является управляющим входом устройства, выходы блока фазовршцателей являются информационными выходами устройства, первьш выход PEMBJw ,решшощего блока является управляющим выходом устройства. 2. Устройство по п, 1, о т л ичающееся тем, что решающий Ol блок содержит триггеры, выход первого о триггера подключен к первому входу « второго триггера, второй вход которого подключен к его первому выходу, первые входы первого и третьего триггеров объединены и являются первым входом решающего блока, -вторые входы первого и третьего триггеров объединены и являются вторым входом решающего блока, второй выход второго триггера является первым выходом решающего блока, выход третьего триггера является вторым выходом решающего блока.

сII I III I мм 11

Фиг.г н, п„ Ь

NOCO-1L П ajnLTLTUTJlJTJTJTJTJTJTJTJTJT n П П n, jf; INIT -,

ABSCORRL

-Й J JlJгJглJ JглJ JlJlJ J J JlJlJ bi bAbild3lAfL6fl irh7l6a 63(f o drt 6i2} yali yf 6fsWf6l6r7li №l6 slSto , 6г( ii7{6S 6ffl6 o drf d 2 &r3 6n 6fs 6fe 6n 6fMw d2ff 6f ii 6iii --гт1 .