Устройство для вычисления дробнойРАциОНАльНОй фуНКции Советский патент 1981 года по МПК G06F7/49 

1

Изобретение относится к вычислительной технике и может быть применено в специализированных цифровых вычислительных устройствах и вычислительных средах.

Известно устройство для вычисления дробных рациональных функций fl .

Однако в этом устройстве требуется наличие всех разрядов перед началом операции и поэтому в нем не совмещаются во времени с вычислением процессы поразрядного ввода операндов и разрядной выдачи результата и это устройство обладает низким быстродействием в случаях, когда числа на входе и выходе его могут Зыть . представлены только последовательными кодами. Например, в случае ограничений на количество внешних выводов при изготовлении устройства в виде большой интегральной схемы или ограничений на пропускную способност канала связи, в случаях, когда операнды формируются вне устройства поразрядно, например в айалого-цифровых преобразователях и т.п. По тем же причинамизвестные устройства обладают низким быстродействием при вычислении рекуррентных зависимостей

А+Х

В вычиснапример дробей у

S+Y

лительной среде, поскольку процесс вычислений Y в i-м устройстве не может быть совмещен во времени с про, цессом вычисления Y , Y в (i+l)м, ( i+2)-м, . . . устройствах.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее первый регистр частного, первый регистр делителя, первый и второй коммутаторы, первый регистр остатка, сумматор остатка, сдвиговый регистр, два элемента И и элемент ИЛИ, причем выходы первых регистров делителя и частного подключены соответственно через первый и второй коммутаторы к первому и второму входам сумматора остатка, тактовый вход .устройства соединен с тактовыми входами сдвигового регистра и регистров остатка, частного и делителя, управлякяций вход устройства соединен с управляквдими входами второго коммутатора и первого регистра делителя, выходы элементов И соединены со входами элемента ИЛИ, выход которого подключен к управляющему входу первого регистра частного 2. Однако известное устройство позволяет решать ограниченный класс задач (вычислять функции только при д В 0) и обладает невысоким быстродействием, так как длительность цикла составляет три такта суммирования кодов и три такта приема кода на .регистр. Цель изобретения - повышение быстродействия и расширение класса решаемых задач. Поставленная цель достигается тем, что в устройство, содержащее первый регистр частного, первый регистр делителя, первый и второй коммутаторы, первый регистр остатка, сум матор остатка, сдвиговой регистр, два элемента И и элемент ИЛИ, причем выходы первых регистров делителя и частного подключены соответственно через первый и второй коммутаторы к первому и второму входам сумматора остатка, тактовый вход- устройства соединен с тактовыми входами сдвигового регистра и регистров остатка, частного и делителя, управлякнций вход устройства соединен с управляющими входами второ го коммутатора и первого регистра делителя, выходы элементов И соединены со входами элемента ИЛИ, выход которого подключен к управляющему входу первого регистра частного, дополнительно введены второй регистр частного,- второй и третий регистры делителя, третий, четвертый и пятый коммутаторы, второй регистр остатка, первый и второй вспомогательные сумматоры и регистр результата, причем выходы второго регистра частного, второго и третьего регистров делителя подключены через третий, четвертый и пя тый коммутаторы соответственно к третьему, четвертому и пятому входам сумматора остатка, выход регистра сдвига соединен со входами первых и вторых регистров-частного и делителя выход элемента ИЛИ соединен, с управляющим входом второго регистра частного, тактовый вход которого соединен с тактовым входом устройства и тактовым входом -второго регистра делителя, управляющий вход которого соединен с управляющим входом третьего коммутатора и управляющим входом устройства, управляющие входы первого, четвертого и пятого коммутаторов соединены с выходом регистра результата, являющимся выходом устройства, тактовый вход которого соединен с тактовым входом устройства, шестой и седьмой Еходы сумматора остатка соед нены с выходом первого и второго регистров остатка, восьмой вход сумматора остатка соединен с входом устро ства, выход поразрядных сумм суммато ра остатка соединен с входом первого регистра остатка, первым входом второго вспомогательного сумматора и первым входом первого вспомогательного сумматора, второй, третий и четвертый входы которого соединены с выходами первого, второго и третьего регистров делителя, выход переноса сумматора остатка соединен со входом второго регистра остатка,пятым входом первого вспомогательного сумматора и вторым входом второго вспомогательного сумматора, третий, четвертый и пятый входы которого соединены с выходами первого, второго и третьего регистров делителя, пряь«ле и инверсные выходы вспомогательных сумматоров соединены с входами первого и второго элементов И, выходы которых подключены ко входам регистра результата. Блок-схема устройства представлена на чертеже. Устройство содержит регистры 1 и 2 частного, регистры 3-5 делителя, коммутаторы 6-10, сумматор 11 остатка, регистры 12 и 13 остатка, вспомогательные сумматоры 14 и 15, элементы И 16 и 17, элемент ИЛИ 18, регистр 19 результата, сдвиговый регистр 20, тактовый вход 21, управляющий вход 22, вход 23 и выход 24 устройства. Вход 23 и выходы 6-8 коммутаторов соединены со сдвигом на S разрядов вправо со входами многовходового сумматора остатка без распространения переносов, т.е. выход разряда с весом 2 подключен ко входу разряда с весом 2 . Со входами сумматора 11 соединены также выходы коммутаторов 8-10 и регистров 12 и 13 остатка со сдвигом на один разряд влево. Выходы группы старших разрядов, сумматоров 11, включая разряды с весом 2 соединены со входами многовхсдовых вспомогательных сумматоров 14 и 15. Прямые выходы регистра делителя 4, инверсные выходы регистров 3 и 5 подк.пючены со сдвигом на оДин разряд вправо ко входам сумматора 14, а прямые выходы регистров 3 и 5 и инверсные выходы регистра 4 также со сдвигом на один разряд вправо - ко входам сумматора 15, причем, входы переноса младших разрядов сумматоров 14и 15, связанных с инверсными выходами регистров 3-5 соединены с.входом логической единицы. выходы знаковых разрядов сумматоров 14 и 15соединены со входами элемента 16, а инверсные - со входами элемента 17; Величины С и S выбираются так, чтобы выполнялось условие S / 3-logj() при /А+Х/ /B+Y/ 1 Устройство работает следующим образом. В исходном состоянии в регистре 5 записан знаменатель В, в регистре 12 остатка записана константа А, в остальных регистрах нули, а в сдвиговом регистре единица находится на выходе старшего разряда.

В каждом i-TOM цикле вычисления ,2,...n+S) на вход 22 устройства поступает цифра операнда Y (), имеющая вес 2 , а на вход 23 цифра операнда X. При этом в регистре 20 единица находится в i-том разряде. Цифра Xj поступает на вход многовходового сумматора 11 остатка. Цифра YJ , поступая на управляющие входы коммутаторов 6 и 7, управляет выдачей прямого и дополнительного кода числа Zj.g , хранимого в регистрах 2 и 1, таким образом, что на сумматор 11 остатка выдается число У 2 1-5- ° достигается путем выдачи на сумматор прямого кода регистра 1, где хранятся плюс единицы результата Z.g.j и дополнительного кода регистра 2, где хранятся минус единицы результата Z-.., , если при;нимаемая цифра равна плюс единице иди выдачи на сумматор дополнительного кода регистра 1 и прямого кода регистра 2, если принимаемая цифра равна минус единице. Если же цифра У:; равна нулю, то коды регистров не выдаются. Аналогичным образом цифра 1-й--1 записанная в регистре 19, поступая на управляющие входы коммутаторов 8-10, управляет выдачей пря мого и дополнительного кода , , хранимого в регистрах 3-5, а также кода знаменателя В/ записанного в регистре 5 так, что на сумматор 11 выдается число ,, (В+У, ) . Причем У|. число, представленное только своими i-1 старшиг ш разрядами

i-1

II 2 k 0

и Z,-.g - число, представленное только своими i-S-1 старшими разрядами

i-s-1

к

r:z,2

где У, , Z, k-тая цифра чисел У и Z соответственно, г 1, 0,1. Кроме того, с выходов регистров 12 и 13 остатка поступает сформированный в (i-l)-OM цикле код 2Н . Таким образом, на протяжении i-того цикла на выходе сумматора 11 получа.ют код

H.-aH../2-4xr ;z-..,)-2(B.Y..,),

представленный в виде поразряд- . ных сумм и переносов. Код поступает на входы регистров 12 и 13, а его старшие разряды, включая разряды с весом , поступают и на входы сумматоров 14 и 15, гле прощсходит соответственно, вычитание и

сложение с кодом старших разрядов 2(. ), включая разряды с StSfftoM

, Коды с выходов знаковых разрядов сумматоров поступают на входы элементов 16и 17, формирующих значение очередной цифры результата, имеющей вес 2. Эта цифра Z.g равна плюс единице, если в знаковых разрядах сумматоров 14 и 15 нули, минус единице, если в знаковых разрядах единицы, и цифра равна нулю, если содержимое знаковых разрядов сумматоров 14 и 15 различно.

В конце i-того цикла сигнал по входу 21, по которому код Н, сформированный на выходах сумматора 11, принимается на регистры остатка 12 и 13, в регистры частного и делителя, где хранятся соответственно первые I-S-1 и (-1 цифры частного и делителя, дописываются цифры и У; , причем

0

цифры, равные плюс единице, записываются в регистры 1 и 3, а цифры, равные минус единице - в регистры 2 и 4, а в сдвиговом регистре 20 единица сдвигается на разряд вправо;

5

Предлагаемое устройство, как и известное, позволяет обрабатывать один разряд операндов за один цикл вычисления,, т.е. в каждом цикле вычисления устройства, принимая по од0ному разряду от каждого операнда, формируют на выходе значение соответствующего разряда результата. Однако если в известном устройстве длительность цикла составляет три так5та суммирования кодов и три такта приема кода на регистр, то в предлагаемом устройстве она равна времени одного суммирования и одного приема кода на регистр. Причем, если в из0вестном устройстве при суммировании переносы распространяются по всей длине обрабатываемых слов, то в предлагаемом переносы распространяются только во вспомогательных сумматорах 14 и 15, охватывающих лишь небольшую группу старших разрядов слов, а в сумматоре 11 остатка сложение осуществляется без распространения переносов. Следовательно, предлагаемое устройство более, чем в три

0 раза превосходит по быстродействию известное. Кроме того, предлагаемое устройство позволяет вычислять арифметическое выражение более общего вида, т.е. позволяет решать более ши5

рокий класс задач.

Формула изобретения

60 Устройство для вычисления дробной рациональной функции, содержащее первый регистр частного, первый регистр делителя, первый и второй, коммутатор ры, первый регистр остатка, сумматор,

65 остатка, сдвиговый регистр, два зле