Устройство задержки Советский патент 1985 года по МПК H03K5/13 

Изобретение относится к импульсной технике, а именно к устройствам с широким диапазоном электронной регулировки, временной задержки информации, и может быть использовано в радиолокации при цифровой обработке сигналов,

Це.пью изобретения является расширение диапазона регулировки временной задержки, повышение быстродействия за счет исключения счетчика считывания.

На фиг. 1 приведена общая задержка устройства; на фиг. 2 - функциональаня схема устройства задержки; На фиг. 3 - временные диапазоны,поясняющие принцип формирования задержки.

Устройство задержки содержит генератор 1 счетных импульсов, выход которого подсоединен через делитель 2 числа импульсов на два к входу двухвходовой схемы 3 объединения, к тактовому входуw-разрядного входного регистра 4 хранения, к тактовому входу tti -разрядного выходного, регистра 5 хранения; через инвертор 6 к входу первый двухвходовой схемы 7 совпадения; через вторую двухвходовую схему 8 совпадения -к счётному входу К -триггера 9, единичный выход которого подключен к второму входу первой двухвходовой схемы 7 совпадения, к тактовому входу in -разрядного промежуточного регистра 10 хранения, к счетному входу р -разрядного адресного счетчика 11 и на второй вход схемы 3 объединения. К тактовому входу р-разрядного регистра 12 хранения адреса подсоединен выход делителя 2. Выход двухвходовой схемы 3 объединения подключен к счетному входу счетного триггера 13, единичный выход которого подключен к второму входу двухвходовой схемы 8.

Выход схемы 7 совпадения подключен входу Запись-считывание пп-разрядног оперативного запоминающего устройства 14, к входу ЗК-триггера 9 и через третью двухвходовую схему 15 совпадения на вход установки в ноль Р-разрядного адресного счетчика.Прямые Р -разрядные выходы адресного счетчика 11 параллельно подключены наР-входы р-разрядного регистра 12 хранения адреса, выходы которого подключены к первой группе входов схемы

16сравнения двухр-разрядныхдвоичных чисел и на адресные р-разрядные входы схемы 14 оперативного запоминающего устройства. С входных шин

17установки общей задержки устройства через схему 18 вычитания поступает р -разрядное двоичное число общей задержки на вторую группу входов схемы 16 сравнения чисел, выход которой соединен с вторым входом схемы 15 совпадения. Информационные w-разрядные данные по входным пинам

19 подаются нар-входы tri-разрядного входного регистра 4 хранения, выходы которого подключены, на Р-входы fn-разрядного оперативного запоминающего устройства 14, соединенного своими выходами с входами щ-разрядного промежуточного регистра 10 хранения.

0 Выходы промежуточного регистра 10

хранения подключены на I)-входы Hi-разрядного выходного регистра 5 хранения, выходы которого являются выходными шинами 20.

5 Устройство задержки работает следующим образом.

Импульсы частоты 2 F, выдаваемые

генератором 1 (фиг. 3, 2F),делятся I

пополам на делитель 2 числа импульсов (фиг. 3,F) и передним фронтом записывают с темпом F в hi-разрядньй регистр 4 хранения информационные ft -разрядные данные, например А, поступающие по входным шинам 19,при

5 этом на выходе регистра 4 хранения устанавливается соответствующая поступившая Hi -разрядная информация А (фиг. За). Одновременно импульс, записавший информацию во входной

0 регистр 4 хранения, производит следующее : 1) передним фронтом переписывает значение р -разрядного числа, соответствующее нулевому значению в начальном состоянии адресного

5 счетчика 11, в р -разрядньп : регистр 12 хранения адреса (фиг. Зб,в), с выхода которого это нулевое р-разрядное число подается на р-разрядный адресный вход оперативного запоминающего устройства 14, и определяет адрес считывания и записи в данный момент времени, при этом на выходе оперативного запоминающего устройства 14 устанавливается tti -разрядная

5 информация, соответствующая поступившему адресу; 2) передним-фронтом переписывает значение ж -разрядного промежуточного регистра 10 хранения в выходной m -разрядньш регистр S хранения (фиг. 3 м,н); 3) через схему 3 объединения поступает на счетный вход счетного триггера 13 и задним фронтом устанавливает его в единичное состояние (фиг. Зг). Уста.новившись в единичное состояние, счетный триггер 13 разрешает прохождение импульсов частоты 2 F от генератора 1 через схему 8 совпадения . Первый импульс частоты 2F, появив шийся на выходе схемы 8 совпадения (фиг. Зд), через схему 3 объединения поступает на счетный вход счетного триггера 13 и задним фронтом устанав ливает его в нулевое состояние (фиг. Зг), запрещая тем самым дальнейшее прохождение импульсов частоты 2F через схему 8 совпадения. Одновременно этот импульс с выхода схе мы 8 совпадения выполняет следующее: 1) заднимфроитрм записывает в промежу- .точный m -разрядный регистр 10 хранения ранее установившуюся по нулевому адресу на D-входах m -разрядную информацию с оперативного запоминающего устройства 14 (фиг. 3м); 2) поступает на счетный вход адресного р-разрядного счетчика 11 и по заднему фронту увеличивает на единицу его значение (фиг. Зб); 3) поступает на счетный.вход JK-триггера 9 и передни фронтом устанавливает его в единично состояние. Установившись в единичное состояние, JK -триггер 9 разрешает прохождение импульсов от генератора 1 проинвертированной схемой 6 частоты 2F (фиг. 3, 2F) через схему 7 совпадения. Первьй импульс инверсной частоты 2F, появившийся на выходе, схемы 7 совпадения (фиг. Зж), поступает на К-вход JK -триггера 9 и задним фронтом устанавливает его в нуле вое состояние,запрещая тем самымдальнейшее прохождение инверсных импульсо ча.стоты 2 F через схему 7 совпадения. Одновременно этот импульс с выхода схемы 7 совпадения поступает на вход схемы 15 совпадения и на вход Зат пись-считьшание оперативного запоми нающего устройства 14 и записывает по ранее установившемуся нулевому адресу поступившую на Р-входы И1--ра рядную информацию А с регистра 4 хра нения. По входным шинам 17 подается в параллельном коде некоторое двоичное р -разрядное число К , определя-: ющее требуемую общую величину времен ной задержки устройства Ljaa КТ , где Т (f - период. На схеме 18 из заданного р-разрядного числа К общей задержки любым из известных способов вычитается цифра 2 и резулйтат К. -2 подается на вторую группу входов схемы 16 сравнения двух р-разрядных двоичных чисел, на первую группу входов которой подаются числа из регистра 12 хранения адреса . Так как общая задержка устройства состоит из суммы задержек на входном регистре 4 хранения, на оперативном запоминающем устройстве 14 и на выходном регистре 5 хранения .(фиг. 1), при этом промежуточный |регистр 10 дополнительной задержки в общую задержку не вносит, то в схеме 18 должно производиться вычитание из числа К цифры 2 для правильного выбора длительности задержки в схеме 14 оперативного запоминающего устройства путем установки адреса на ее адресных входах, равного в данном случае числу К-2. После прихода К-2 импульса частоты F (фиг. 3,F), из частоты 2 F генератора 1 на выходе схемы 8 совпадения формируется импульс К -2 (фиг. Зд), который задним фронтом в адресном счетчике 11 устанавливает число К-2 (фиг. Зб), и пришедший следующий К-1 импульс частоты F (фиг. 3,F) передним фронтом переносит это число в регистр 12 хранения адреса (фиг. Зв), из которого оно подается как на адресный вход оперативного запоминающего устройства 14, так и на первую группу входов схемы 16 сравнения двух р -разрядных двоичных чисел, на .второй группе входов которой также подано число К -2; Тогда в результате сравнения двух одинаковых чисел на выходе схемы 16 сравнения формируется потенциал (фиг. Зк), разрешающий прохождение К -1 импульса из схемы 7 совпадения (фиг. 3л) через схему 15 совпадения, который устанавливает передним фронтом адресный счетчик 11 в нулевое положение (фиг. Зб). Следующий К импульс частоты F( фиг. 3, Г) передним фронтом переписывает нулевое р -разрядное число из адресного счетчика 11 в регистр 12 хранения адреса (фиг. Зв), по которому в этом же такте f импульса частоты F (фиг. Зб) происходит считывание ранее записанной информации А из оперативного запоминающего устройства 14 в регистр .10 хранения, одновреме но нулевое р -разрядное число из регистра 12 хранения поступает на схему 16.сравнения, на втором входе которой находится число К-2, при этом совпадения чисел нет и схема 1 запрещает прохождение импульсов (фиг, Зк) через схему 16 совпадения Поступивший К +1 импульс .частоты F (фиг, 3,f ) переписывает информацию А из предварительного регистра 10 хранения в выходной регистр 5 хране ния, с выхода которого она подается на выходную шину 20.. Таким образом, через Т -К периодов частоты F (фиг. . F) информация появляется на выходе устройства задержки, что и представ ляет собой установленную ранее задержку tja К-Т (фиг. Зн). Диапазо регулировки величины временной заде ки информации в описываемом устройстве задержки можно изменять в пределах (2 +j )-Т, где j 0,1,2 . ,, . , К. ) а минимальная задержка при j О ecTb TjagMHH 2T,Считывание и запись информации в. оперативное запоминающее устройство происходит за один период частоты F по одному и тому же адресу. Таким образом, в предлагаемом устройстве задержки осуществляется регулирование в широком диапазоне временной задержки, исключена зависимость вехичины, определяющей задержку, от сдвига между адресными счетчиками, повышена точность получаемой .задержки, быстродействие и Надежность работы устройства. Формула изобретен ия Устройство задержки, содержащее р-разрядный регистр хранения адреса оперативное запоминающее устройство, р -разрядный адресный счетчик, генератор счетных импульсов, отличающееся тем, что, с целью расширения диапазона регулировки временной задержки и повьш1е ния быстродействия, в него дополнительно введены делитель числа импул сов на два, двухвходовая схема объе динения,m -разрядньш входной ре- гистр хранения, ftt -разрядный выходной регистр храненияi инвертор, пер вая двухвходовая схема совпадения, вторая двухвходовая схема совпадения, J К -триггер, Jti -разрядные проме жуточный и выходной регистры xinnoНИЯ-, счетный триггер, третья .. входовая схема совпадения, схема сравне1Гия, схема вычитания , причем выход генератора счетных импульсов соединен через делитель числа импульсов на два с входом двухвходовой схемы объединения с тактовым входом Г(1-разрядного входного регистра хранения, с тактовым входомm-разрядного выходного регистра хранения, с тактовым входом р -разрядного регистра хранения адреса, через инвертор - с входом первой двухвходовой схемы совпадения, а через вторую двухвходовую схему совпадения - с счетным входом JK -триггера, единичньш выход которого соединен с вторым входом первой двухвходовой схемы совпадения, с тактовым входом w-разрядного промежуточного регистра хранения, с счетным входом р -разрядного адресного счетчика, с вторым входом двухвходовой схемы объединения, выход которой соединен с счетным входом счетного триггера, единичный выход которого соединен с вторым входом второй двухвходовой схемы совпадения, выход первой двухвходовой схемы совпадения соединен с входом Запись-считывание оперативного запоминающего устройства,с К-входом JK-триггера и через . . третью двухвходовую схему .совпаде-. ния - с входом .установки в О р-разрядного адресного счетчика, прямые выходы которого соединены с соответствукнцими входами р -разрядного регистра хранения адреса, выходы которого соединены с первой группой входов схемы сравнения и с адрес.ными входами оперативного запоминающего устройства, 1Ш1НЫ установки общей задержки через схему вычитания соединены с второй группой входов схемы сравнения, выход которой соединен с вторым входом третьей двухвходовой схемы совпадения, входные шины соединены с соответствующими входами fn разрядного входного регистра хранения, выходы которого соединены с соответствующими входами оперативного запоминащего устройства, соединенного своими выходами с соответствующими входами hi-разрядного промежуточного регистра хранения, выходы которого соединены с соответствующими входами

7 . 1202045 , 8

tn-разрядного выходного регистра хра- 3 К-триггера соединен с вторым входом нения, при этом его выходы соедине- второй двухвходовой схемы совпаны с выходными шинами, а выход дения.

Изобретение относится к импульсной технике, в частности, к устройствам с широким диапазоном электронной регулировки временной задержки информации, устройство может быть использовано в радиолокации при цифровой обработке сигналов. Цель изобретения - расширение диапазона регулирования временной задержки, повьш:ение быстродействия путем исключения счетчика считывания. Устройство содержит генератор 1 счетных импульсов, делитель .2 числа импульсов на два. схему 3 объединения,, входной 4 и выходной 5 регистры хранения, инвертор .6, первую и вторую двухвходовые схемы 7 и 8 совпадения,ЗК -триггер (ТГ) 9, промежуточный резистр 10 хранения, адресный счетчик 11, регистр 12 хранения адреса, счетный ТГ 13, оперативное ЗУ 14, третью двухвходовую схему 15 совпадения, схему 16 сравнения, входные шины 17 установки общей задержки устройства, схему 18 вычитания, входные шины 19. В устройстве осуществляется широкий диапазон регулирования .временной задержки, исо ключена зависимость величины, -опре€ деляющей задержку, от сдвига между О) адресными счетчиками, повьш1ены точ.ность получаемой задержки,, быстродействие и надежность работы устройства. На чертежах, приведенных в описании изобретения, показаны временные диапазоны, поясняющие принцип формирования задержки. 3 ил.

Одщая задержка l + fi( (Sum) Фиг.