Устройство для вычисления функций синуса и косинуса Советский патент 1986 года по МПК G06F7/548 

15

20

11205

Изобретение относится к автома- ике и вычислительной технике и моет быть использовано для вычислеия тригонометрических функций сиуса и косинуса в ЭВМ разных клас- 5 ов и назначений с повышенным бытродействием и надежностью.

Цель изобретения - повышение ыстродействия.

На чертеже изображена блок-схе- а устройства.

lУстройство содержит блоки 1 умножения на коэффициент, группы 2 элементов И, группу 3 элементов ИЛИ, регистр 4 сдвига с входом 5, элемент ИЛИ 6, регистры 7-9 сдвига, элемент ИЛИ 10, триггер П, элемент И 12, группу 13 элементов ИЛИ, выход устройства 14, элемент 15 задержки, элемент ИЛИ 16, входы 17-21 устройства, выход 22 контроля, сум- матор-вычитатель 23, группы 24 и 25 элементов И, сумматор-вычитатель 26, элемент И 27, элемент ИЛИ 28, ре- 25 гистр 29, счетчик 30, триггеры 31 и 32, элементы И- 33-36, группы 37 и 38 элементов И, элементы И 39 и 40, группу 41 элементов ИЛИ, депгаф- ратор 42, группу 43 элементов И, , блок 44 памяти констант, группу 45 элементов ИЛИ, сумматор 46, элементы И 47-51, элемент ИЛИ 52 элемент. И 53, элементы ИЛИ 54 и 55, эле- менты И 56 и 57.

Устройство для вычисления функций синуса и косинуса функционирует, следующим образом.

На первом такте при помощи единичного сигнала, подаваемого с первого выхода регистра 4, триггеры

31,32 и 11, сумматоры-вычиТатели 23 и 26, регистр 29 и счетчик 30 устанавливаются в нулевое состояние. При этом на выходах регистров 7-9 имеются нулевые логические уровни. На, втором такте при помощи единичного сигнала со второго выхода регистра 4 разблокируются элементы И 33 и 34. В результате этого 50 с шины 21 знака функции через элементы И 33 и ИЛИ 55 в триггер 11 заносится значение знака функции,

а с управляющей шины 19 через элемент И 34 устанавливается триггер 55

32.Лри этом, если триггер 32 устанавливается в единичное состояние, то вьиисляется созх, в противном

35

40

45

15

20

5

5

25 ,

50

55

5

0

45

40г

случае -б Ч X. На третьем та те при помощи единичного сигнала с ; третьего выхода регистра 4 разблокируется элемент И 27, на котором по шине 20 подается значение знака аргумента х. В случае вычисления 6(0 X, т.е. когда триггер 32 находится в нулевом состоянии, триггер 11 устанавливается в состояние, при котором выполняется равенство . 5in (-х)-5in X при вычислении cos X с нулевого выхода триггера 32 элемент И 27 заблокирован, вследствие чего триггер 11 не меняет состояния выполняя тем самым равенство С06 (-x) CQS X. На этом же такте осуществляется занесе ше значения аргумента х в сумматор-вычитатель 23. На четвертом такте с четвертого выхода регистра 4 единичный сигнал подается на оба управляющих входа сумматора-вычитателя 26, в котором осуществляется вычитание из двоичного кода константы /2 , подаваемого при помощи группы 18 шин константы, двоичного кода аргумента х, подаваемого с информационных выходов сумматора-вычитателя 23. Формирование на прямом знаковом выходе сумматора-вычитателя 26 нулевого сигнала означает нахождение аргумента X в первом квадранте, т.е.

X 4- , в противном случае х у .

На пятом такте единичный сигнал с пятого выхода регистра 4 через элемент ИЛИ 6 разблокирует элементы И 35 и 36. В результате этого со знаковых выходов сумматора- вычитателя 26 устанавливается в единичное состояние либо триггер 31, либо счетчик 30. На шестом такте при помощи единичного сигнала с , шестого выхода регистра 4 разблокируются элементы И. 50, 51, 53 к 56. Если аргумент х находится в первом квадранте, то срабатывает элемент И 50, и единичньй сигнал с его выхода через элемент ИЛИ 54 подается на первый информационный вход регистра 8. На последующем такте при помощи единичного сигнала с первого выхода регистра В осуществляется в случае вычисления со5х разблокировки группы 38 элементов И, а в случае вычисления einx - разблокировка группы 25 элементов И, а также через элемент ИЛИ 16 - разблокировка регистра 29. В случае вычисле

3 -

ния Cos X из сумматора-вычитателя 26 через группу 38 элементов И и групп 41 элементов ИЛИ подается значение

у -X в регистр 29 и на входы групп

2,элементов И. В случае вычисления 5in X из сумматора-вычитателя 23; через группу 25 элементов И и группу 41 элементов ИЛИ подается значение аргумента х в регистр 29 и на входы групп 2 элементов И. В зависимости от того вычисляется Sin х или cosx, старшие m разря ;ов значений соответственно X либо /2 -X дешифрируются дешифратором 42j где 2 - количество блоков 1. Вследствие этого разблокируется одна из подгрупп группы 2 элементов И, и значение х либо

10

15

соответствующем блоке 1 аппаратурным способом умножается на коэффициент А и подается на одну из групп входов сумматора 46. Через временной интервал, равный времени срабатывания блоков I, с выхода элемента 15 задержки разблокируется одна из подгрупп группы 43 элементов И и коэффициент В из ПЗУ через указанную подгруппу и группу 45 элементов ИЛИ подается на другую группу входов сумматора 46. В ре- зультг-ате этого на выходе сумматора 46 формируется результат вычисления ein X либо cog X при помо1ци линейной сегментной аппроксимации в виде Ах+В по следующей системе уравнения:

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для вычисления тригонометрических функций синуса и косинуса в ЭВМ разных классов и назначений с повышенным быстродействием и достоверностью обработки. Целью изобретения является увеличение быстродействия и повьппение достоверности за счет введения контроля. Поставленная цель достигается введением в устройство сумматоров-вычитателей, сумматора, регистра, дешифратора, блока памяти констант, счетчика, триггеров, элементов И и ИЛИ. Вновь введенные блоки, в частности совокупность контролирующих элементов,зна- чительно повышают контролепригодность и быстродействие, так как предлагаемое устройство имеет 1ц«сл вычисления, состоящий из суммы значений времен умножения, сложения и выборки из памяти. 1 ил.

На последующем такте с второго выхода регистра 8 разблокируется элемент И 12, на выходе которого формируется знак вычисляемой функции, двоичный код которого через группу 13 элементов ИЛИ совместно с двоичным кодом вычисляемой функции подается на выходную информационную шину 14.

Если имеет место неравенство

/

X у , ТО единичный сигнал формируется на выходе элемента И 56, который через элемент ИЧИ 52 запускает регистр 7. На следующем также при по- М01ДИ единичного сигнала с первого выхода регистра 7 осуществляется занесение в сумматоры-вычитатели 23 и-26 двоичного кода константы /2- На информационных выходах сумматора- вычитателя 23 образуется значение

х- у , а на информационньк выходах

сумматора-вычитателя 26 - значение IT-x. Если аргумент х находится во втором квадранте, то на инверсном знаковом выходе сумматора-вычитателя 26 имеем единичньп сигнал, и на

$

очередном такте при помощи единичного сигнала с второго выхода регистра 7 через элементы ИЛИ 6 и И 35 триггер 31 устанавливается в единичное состояние. Вследствие этого единич- ный сигнал формируется на выходе элемента И 49, каторый через элемент ИЛИ 10 запускает регистр 9, и в случае вычисления cos х через элементы 40 и ИЛИ 55 меняет состояние тригге- ра 11, так как во втором квадранте cogx имеет отрицательное значение. На последующем такте при помощи единичного сигнала с первого выхода регистра 9 осуществляется в слу- чае вычисления соэх разблокировка группы 24 элементов И, а в случае вычисления 5inx - разблокировка группы 37 элементов И, а также через элемент ИЛИ 16 - разблокировка регистра 29. В случае вычисления cos X с сумматора-вычитателя 23 через группу 24 элементов И и группу 41 элементов ИЛИ подается

чение х- у в регистр 29 и на входы

групп 2 элементов И, так как со5Х -б п (х- yj . В случае вычисления

sin X из сумматора-вычитателя 26 через группу 37 элементов И и группу 41 элементов ИЛИ подается значение « -X в регистр 29 и на входы трупп 2 элементов И. Дальнейшее функционирование устройства для вы- числения функций синуса и косинуса осуществляется аналогично описанному.

Если имеет место неравенство х.Т то в отличие от предыдущего случая единичный сигнал имеем на прямом знаковом выходе сумматора-вычитател 26, и на очередном такте при помо- пщ единичного сигнала с второго выхода регистра 7 через элементы ИЛИ 6 и И 36 и изменяется состояние счетчика 30. Вследствие этого едининый сигнал формируется на выходе элемента И 53, который через элемент ИЛИ 52 запускает регистр 7. На последующем такте при помогци единичного сигнала с первого выхода регистра 7 осуществляется занесение в сумматоры-вычитатели 23 и 26 двоиного кода константы /2 . В результа- те этого на информационных выходах сумматора-вычитателя 23 образуется значение x-IJ, а на информационных

значение

-X. Если аргумент х на40

выходах сумматора-вычитателя 26

ЗТ

2

ходится в третьем квадранте, то на инверсном знаковом выходе сумматора- вычитателя 26 имеем единичный сигнал и на очередном такте при помощи единичного сигнала с второго выхода регистра 7 через элементы ИЛИ 6 и И 35 триггер 31 устанавливается в единичное состояние. Вследствие этого единичньш сигнал формируется на выходе элемента И 48, который через элемент ИЛИ 55 меняет состояние триггера 11 , так как ein х и cos х в третьем квадранте отрицательны. Дальнейшее функционирование устройства для вычисления функций синуса и косинуса осуществляется аналогично

7 случаю у X.

3

,

2

Если имеет место неравенство

, то в отличие от предыдущего

случая единичный сигнал имеем на прямом знаковом выходе сумматора-вычитателя 26, и на очередном такте при помощи единичного сигнала с второго выхода регистра 7 через элементы ИЛИ 6 и И 36 изменяется состояние счетчика 30. В результате этого единичный сигнал формируется на выходе элемента И 51. Это приводит к занесению аналогичным образом в сумматоры-вычитатели 23 и 26 двоичного

да константы /z . В результате этого на информационных выходах сумматора- вычитателя 23 образуется значение

3 х- 75- , а на информационных выходах

сумматора-вычитателя 26, значение 2 |Г-х. Если аргумент х находится в четвертом квадранте, то на инверсном знаковом выходе сумматора-вычитателя 26 имеем единичный сигнал, а на очередном такте при помощи единичного сигнала с второго выхода регистра 7 через элементы ИЛИ 6 и И 35 триггер 31 устанавливается в единичное состояние. Это приводит к формированию единичного сигнала на выходе г лемента И 47, который через элемент ИЛИ 10 запускает регистр 9 и в случае вьмисления inx через элементы И 39 и ИЛИ 55 меняет состояние триггера

так как в четвертом квадранте щх имеет отрицательное значение. Дальнейшее функционирование устройства для вычисления функ7ций синуса и косинуса осуществляет2ff

ся аналогично случаю х - .

Если имеет место неравенство , то устройство для вычисления функций синуса и косинуса функционирует аналогично описанному, начиная с пятого такта.

Из описания функционирования устройства для вычисления функций синуса и косинуса следует, что в сум- маторе-вычитателе 23 находится одна из положительных величин х либо x- l

3 i либо х- м , либо х- -г-. Формирование

на знаковом выходе сумматора-вычи- тателя 23 и соответственно на выходе 22 контроля единичного сигнала указывает на сбой в функционировании устройства для вычисления функций синуса и косинуса. Допустим, что . Это означает, что после рассмотрения первого квадранта сразу анализируется нахождение аргумента X в третьем квадранте, пропустив тем самым из-за сбоя рассмотрение второго квадранта. Отсутствие указанных средств контроля в случае сбоя приводит к заклиниванию функционирования как известных, так и предлагаемого устройства для вычисления функций синуса и косинуса.

Формула

и 3

обретения

Устройство для вычисления функций синуса и косинуса, содержащее четыре регистра сдвига, элемент И, три элемента ШШ,первый триггер, элемент задержки,.2 групп элементов И (где m - количество старших разрядов аргумента), 2 блоков умножения на коэффициент и две группы элементов ИЛИ, причем вход запуска устройства соединен с входом первого разряда первого регистра сдвига, выход пятого разряда которого соединен с первым входом перво- гр элемента ИЛИ, второй вход которого соединен с выходом второго разряда второго регистра сдвига, выход первого триггера соединен с. первым входом элемента И, выход которого соединен с первыми входами элементов ШШ первой группы, выходы которых соединены с выходом устройства, выход первого разряда третьего регистра сдвига соединен с первы входом второго элемента ИЛИ, выхол

2051408

которого соединен с входом элемента задержки, выход третьего элемента ИЛИ соединен с входом третьего регистра сдвига, выходы элементов И

2№ соединены с входами

соответствуюЕцих блоков умножения на коэффициент, выходы которых поразрядно соединены с соответствующими входами элементов ИЛИ второй группы,

10 отличающееся тем, что, с целью повьппения быстродействия, в него введены с второго по шестнадцатый элементы И, два сумматора- вычитателя, с четвертого по седьмой

15 элементы ПНИ, сумм атор, третья и четвертая группы элементов ИЛИ, с 2 +1 по 2 +k+4 группы элементов И (где - количество участков аппроксимации , регистр, дешифратор, вто20 рой и третий триггеры, счетчик и блок памяти констант, причем выход первого разряда первого регистра сдвига соединен с входами установки в О первого, второго, третье25 го триггеров, счетчика, первого и второго сумматоров-вычитателей и регистра, выход второго разряда первого регистра сдвига соединен с первыми входами второго и третье30 го элементов И, вторые входы которых соединены соответственно с входом знака функции и входом вида функции устройства, вход задания константы которого соединен с пер- 35 выми информационными входами сумматоров-вычитателей, выход третьего разряда первого регистра сдвига соединен с первым управляющим входом первого сумматора-вычитате- ля и первым входом четвертого элемента И, второй вход которого соединен с входом знака устройства, вход аргумента которого соединен с вторым информационным входом перво0

5

0

5

го сумматора-вычитателя, второй управляющий вход которого соединен с выходом первого разряда второго регистра сдвига и первым входом четвертого элемента ИЛИ,второй вход которого соединен с выходом четвертого разряда первого регистра сдвига и первым управляющим входом второго сумматора-вычитателя, второй управляющий и второй информационный входы которого соединены соответственно с выходом четвертого элемента ИЛИ и выходом первого сумматора-вычитателя, который подключен поразрядно к первым входам соответствующих элементов И ) и групп, вторые входы которых соединены соответственно с црямым и инверсным выходами второго триггера и первыми входами соответственно пятого и шестого элементов И, выходы которых соединены с первым и вторым входами пятого элемента ИЛИ, третий и четвертый входы которого соединены с выходами соответственно второго и четвертого элементов И, третий вход четвертого элемента И соединен с инверсным выходом второго триггера, выход второго сумма- тора-вычитателя соединен.поразрядно с первыми входами соответствующих элементов И 2 +3 и 2 +4 групп, вторые входы которых соединены соответственно с прямым и инверсным выходами второго триггера, выход шестого разряда первого регистра сдвига соединен с первыми входами с седьмого по десятый элементов И, выходы с восьмого по десятый элементов И соединены соответственно с первого по третий входами шестого элемента ИЛИ и с первыми входами соответственно с одиннадцатого по тринадцатый элементов И, вторые входы которых соединены с прямым выходом третьего триггера и вторым входом седьмого элемента И, выход и третий вход которого соединены соответственно с первым входом седьмого элемента ИЛИ и выходом четырнадцатого элемента И, инверсный выход третьего триггера соединен с вторыми входами восьмого, девятого, десятого и первым входом четырнадцатого элементов И, прямой выход первого разряда счетчика соединен с третьим входом восьмого и

третьим входом десятого элементов И, инверсный выход первого разряда счетчика соединен с третьим входом девятого и вторым входом четырнадцатого элементов И, прямой выход второго разряда счетчика соединен с четвертыми входами восьмого и девятого элементов И, инверсный выход второго разряда счетчика соединен с четвертым входом десятого и третьим входом четырнадцатого элементов И, выход переполнения счетчика соединен с четвертым входом шестого элемента ИЛИ, выход которого соединен с входом первого разряда

5

второго регистра сдвига, выхг одиннадцатого и тринадцатого элементов И соединены соответственно с первым и вторым входами третьего . 5 элемента ИЛИ и вторыми входами соответственно пятого и четвертого элементов И, выход двенадцатого элемента И соединен с пе рвым входом седьмого элемента ИЛИ и четвертым

входом пятого элемента ИЛИ, выход которого соединен со счетным входом первого триггера, выход седьмого элемента ИЛИ соединен с входом первого разряда четвертого регистра

сдвига, вход второго разряда которого соединен с выходом второго разряда третьего регистра сдвига, выход третьего элемента И соединен с входом установки в 1 второго триг гера, выход первого разряда четвертого регистра сдвига соединен с вторым входом второго элемента ИЛИ и третьими входами элементов И 2 -t-2 и ГРУПП, выход второго разряда четвертого регистра сдвига соединен с вторым входом первого элемента И, выход первого разряда третьего регистра сдвига соединен с третьи., I гл

ми входами элементов И 2 +1 и z +J 0 групп, выходы элементов И с 2+1 по групп подключены к входам соответствующих элементов ИЛИ третьей группы, выходы которых соединены с первыми входами соответствую- о f

5 щих элементов И с первой по 2 групп, вторые входы которых соединены с выходами соответственно с первого по 2 дешифратора, вход которого соединен с выходом регистра, вход синхро0 низации которого соединен с выходом второго элемента ИЛИ и третьими входами элементов И с первой по 2 групп, информационный вход. j регистра соединен с выходом третьей

группы элементов ИЛИ, выходы дешифратора с первого по 2 соединены с первыми входами элементов И соответственно с по 2 +К+ групп, вторые входы которых соединены с выходом элемента задержки, выходы групп разрядов с первой по 2 поля констант блока памяти констант поразрядно соединены с третьими входами соответственно с 2 +5 по 2 +К+4

5 групп элементов И,выходы которых соединены с соответствующими входами элементов ИЛИ четвертой группы, выход которой соединен с первым ин11

формационным входом сумматора, второй информационный вход которого соединен поразрядно с выходами элементов ИЛИ второй группы, выход сумматора соединен поразрядно с вторыми входами элементов ИЖ первой группы, выход первого элемента ИЛИ I соединен с первыми входами пятнадцатого и шестнадцатого элементов И, вторые входы-которых соединены соот, 120514012

ветственно с инверсным и прямым вы- ходами знака второго сумматора-вы- читателя, выходы пятнадцатого и шестнадцатого элементов И соединены 5 соответственно с входом установки в I третьего триггера и счетным входом счетчика, выход знака первого сумматора-вьпитателя соединен с выходом контрольного разряда уст- 10 ройства.

5

I I t-1 I