Цифроаналоговый преобразователь Советский патент 1986 года по МПК H03M1/66 

.

Изобретение относится к области вычислительной и измерительной техники и может быть использовано для преобразования величины в аналоговые.

Цель изобретения - повьшение точности цифроаналогового преобразования.

На фиг. приведена структурная схема цифроаналогового преобразования; на фиг,2 - функциональная схем блока адресации; на фиг.З - функциональная схема блока определения знака кода; на фиг,4 - блок-схема алгоритма суммирования кодов; на фиг.5 - вычитания кодов; на фиг.6 - 9 - блок-схема алгоритма работы блока управления; на фиг.10 - функциональная- схема блока управления. Цифроаналоговый преобразователь (фиг.1| содержит входные шины 1, цифров ой коммутатор 2 (ЦК), первый регистр 3 (РГ1), блок 4 элементов И (БЭ И), блок 5 свертки-развертки кода СБСРК}} бл ок 6 элементов ИЛИ (БЭ ИЛИ), блок 7 развертки кода СБРК), блок 8 определения знака кода (БОЗ), блок 9 памяти (БП), блок 10 адресации {БА,блок 11 управления (БУ; , второй регистр 12 .СРГ2), дополнительный цифроаналого- вый преобразователь 13 (ДЦАП), блок 14 сравнения (БС), основной цифро- аналоговый преобразователь . 15 (ОЦАП третий регистр 16 (РГЗ), выходную шину 17 цифроаналогового преобразователя.

Блок ГО имеет управляющие входы 18 и выходы 19. Блок 8 имеет входы 20 и выход 21. Блок 11 управления имеет первый выход 22, второй выход 23, третьи выходы 24, четвертый выход 25, пятые выходы 26, шестые выходы 27, седьмые выходы 28, восьмые выходы 29, первые входы 30, второй вход 31, третий вход 32, четвертый вход 33. Блок 10 адресации (фиг.2) может быть выполнен на первом и втором счетчиках 34 и 35 и цифровом коммутаторе 36. Блок 8 опр деления знака кода (фиг.3) может быть выполнен на элементе ИЛИ-НЕ, имеющем h -входов, где h - число разрядов преобразуемого кода. Блок 11 управления вьшолнен на первом и втором регистрах 37 и 38, генератор 39 тактовых импульсов, постоянном запоминающем устройстве 40, программирование которого осуществляется

168292

в соответствии с блок-схемой алгоритма (фиг. 6 - 9) работы блока . управления.

Цифроаналоговые преобразователи 5 i3 и 15 должны быть выполнены на основе избыточных кодов с иррациональными основаниями. Наличие в разрядах таких преобразователей отклонений от требуемых значений в опре- 10 деленных пределах не приводит к

разрьшам в выходной характеристике. При реализации же ЦАП на основе неизбыточного двоичного кода с разрядами, неточно соответствующими 15 требуемым-значениям, выходная характеристика цифроаналогового преоб-, разователя претерпевает разрьшы.

К кодам с иррациональным основанием относятся р-коды; Фибоначчи и 20 коды золотой р-пропорции,

В коде Фибоначчи любое натуральное число Л можно представить в виде h-1

м (1)

25 .. f

где ,2,3... - параметр кода;

. м - разрядность представления - числа N в р-к оде Фибоначчи; Qp- двоичная цифра в f-м зо разряде кода;

рС)- вес С -го разряда, равный

Е-му р-числу Фибоначчи, причем -е число Фибоначчи вычисляется по следующей рекурентной формуле

О при Е О

Vpie)-| 1 ПРИ Е-о(г)

м рСЕ -1) (е-р-1) ПРИ f о

35

В коде золотой р-пропорции любое действительное число может быть представлено в .виде

е 3

I--Y2 cLp .

где 1 двоичная цифра; с р - вес 1-го разряда;

р 1,2,3... - параметр кода. Чтобы определить вес 1-го раз- ряда для различных параметров кода, необходимо решить уравнение

хР + 1 хР , (.4)

которое является характеристичес- КИМ уравнением полинома (3). Отношение соседних р-чисел Фибоначчи для больших номеров также приближается

Kdp .

Характерной особенностью данных кодов является неоднозначность представления цифровой информации, т.е. одному результирующему числу может ставиться s соответствие определенное количество разных кодовых комбинаций. Для р-кодов существует единственная минимальная форма представления цифровой величины, т.е. после каждой значащей единицы в кодовой комбинации следует не менее Р-нулей. Переход от минимальной формы к неминимальной осуществляется с помощью операции развертки кода, которая заключается в замене единицы в Р-м разряде на едини- Щ.1 в (f -l) -м и (Е ) -м разрядах. Операция свертки является обратной операцией развертки. Данные опера- ции ие изменяют результирующего значения эквивалента, представляемого кодовой комбинацией, а изменят лишь форму представления самой одовой комбинации. В этом заклюается неоднозначность представления ифровой информации в данных кодах.

Устройство работает в двух реимах: в режиме поверки и в режиме непосредственного преобразования входного кода с иррациональными основаниями в аналоговую величину. Поверка преобразователя осуществляется на основе сравнения различных кодовых представлений, соответствующих одному и тому же значению аналоговой величины.

В режиме поверки производится определение кодов реальных весов разрядов основного ЦАП 15, причем его разряды делятся на группу неточных (старших) разрядов и на группу точных ((младших) разрядов. Такой подход справедлив для формирования весов разрядов ЦАП с одинаковой относительной погрешностью Q . В этом случае абсолютные отклонения U Qg от требуемых значений Q.p rpeS . Р- старших разрядов будут большими, а для младших - малыми. Поэтому определение кодов реальных весов разрядов производится только для группы из tn старших разрядов. Значение BWt определяется из условия

Q ЛО. п-m4i 6

где h - количество разрядов основного ДАП 15;

2168294

AQvi-m4 отклонение от требуемого значения веса -го разряда;

Q,Qp.- значение весов 1-го и Ср+2) - 5 го младших разрядов соответственно.

Например для ЦАП, построенного на основе 1-го кода Фибоначчи (в дальнейшем все примеры будут иллюст- 10 рироваться для такого ДАЛ , при h 8 H6Q 10%m будет равно 2, поскольку 1,3 Q (табл.1).

Пйсле изготовления предлагаемого 15 ДАЛ измеряются реальные веса точных разрядов, их кодовые эквивалент ты записьшаются в блок 9 памяти и в дальнейшем используются для коррекции. Определение кодов реальных 20 весов неточных разрядов производится в режиме поверки и осуществля- &ТСЯ последовательно от младшего из неточных разрядов к старшему. При этом вспомогательный ДАП 13 25 генерирует ступенчато нарастающий аналоговый сигнал А, число уровней которого соответствует числу неточных разрядов основного ДАП 15.

Определение реального веса каждо- 30 го неточного разряда производится за два цикла. В первом цикле происходит преобразование J -и ступени сигнала А, поступающего на второ вход блока 14 сравнения, в кодк;| . При этом на первый вход блока 14 поступает компенсирующий аналоговый сигнал Avp , формирующийся на выходе ДАП 15.

По команде из блока 11 управления старший разряд третьего регистра 16 устанавливается в единичное состояние . На выходе ДАП 15 при этом появится аналоговый сигнал А, равный весу старшего разрядаQ . С помощью блока 14 производится сравнение величин аналоговых сигналов AJ и А(( . Выходной сигнал Ур блока 14 удовлетворяет условию

35

40

45

у fO, если AJ е li,

если Aj .

(6)

Если в результате сравнения V,- 1, то Н й разряд в третьем регист- ре,16 остается в единичном состоянии. 55 Далее происходит включение следующе- ro(h-l) -го разряда. При этом компенсирующий аналоговый сигнал А(цг станет равным сумме величин Q, и Q.n-i

tcr

Если же Y, О, Tott-й разряд в регистре 16 сбрасьшается в нулевое состояние и также включается следуЮ щий(И-1)-й разряд,.ilpH этом А

(Зи--1 .

Далее производится сравнение аналоговых сигналов А;, и . Преобразование осуществляется- за ti/ эта-, пов сравнения. Величина компенсирую- щего аналогового сигнала А.ц на каждом этапе определяется

A,,i::Ve-QK-EM

с 7)

где Vj,- выходной сигнал блока 14 на

f-м этапе; вес CH -Е + 1)-го разряда

ЦАП 15.

Причем блок 11 управления в перво цикле выдает сигнал запрета на включение j-ro поверяемого разряда. По выходным сигналам блока 14 сравнения и с помощью блоков 3-11 результат первого кодирования /)-и ступени аналогового сигнала K.J вычисляется в блоке 5 по формуле

f- t л

I К, .,

,

J П где - двоичная цифра Р -го разря- да, определяемая блоком 14; .Ng- код реального веса С-го разряда,.. храняп(ИЙся в блоке 9 памяти.

j-f

Вычисление суммы

g-Np проС 1

исходит следующим образом.

Если блок 14 сравнения в процессе поразрядного уравновешивания выра- батьшает сигнал, оставляющий -й разряд ДАЛ 15 включенным (Y р 1),

L

то код реального веса С-го разряда .Np переписьшается из блока 9 памяти в блок 7 развертки кода, вьтолняю- щего в данном процессе функции регистра, и суммируется с содержимым блока 5 свертки-развертки кода (содержимое блока 5 при f 1 является нулевьпч) , Операция суммирования осуществляется следующим образом. При наличии для каждого разряда выходного сигнала с блока 6 элементов ИЛИ- и отсутствии сигнала с блока 4 элементов И в данный разряд блока 5 свертки-развертки кода записьшает

Q

5

0

.

}

0

ся единица и происходит операпия при зедения кода к минимальной форме (свертка) . Если при этом содержимое блока 7 станет нулевым, блок 8 определения знака выработает сигнал, который явится признаком окончания суммирования, иначе в блоке 5 происходит один такт развертки кода и аналогичное суммирование кодовых комбинаций, находящихся в блоках 5 и 7„ Блок-схема алгоритма выполнения операции суммирования представлена на фиг.4. Пример вьтолнения операции суммирования приведен в табл.2. .,

После появления признака окончания операции суммирования в обнуленный блок 7 из блока 9 памяти переписьшается код реального веса сле- дуюш;его значащего (оставленного включенным по результату опроса блока 14) разряда. Операция суммирова- НИН.повторяется для всех значащих разрядов кода К -. . Результат образу ется в блоке 5.

Во втором цикле производится повторное уравновешивание j-и ступени аналогового сигнала А j блоками 11 - 16, причем запрет включения j -го поверяемого разряда не происходит.

Код К; второго результата уравновешивания получается последовательным вычитанием из кода КГ , хранящегося в блоке 5 после первого цикла реальных весов разрядов Nf , оставленных включенными в результате по- вторного кодирования.

Выполнение операции вычитания производится путем развертки кодовых комбинаций в блоке 5 свертки-развертки кода и блоке 7 развертки кода и установки в нулевое состояние совпадающих значащих разрядов кодов. З ка- занный процесс происходит до появления нулевой кодовой комбинации, хотя бы в одном из блоков развертки. Признаком появления нулевой кодовой комбинации является отсутствие сигналов совпадений значащих разрядов кодов, поступающих с выхода блока

4элементов И. По окончании вычита ния производится операция суммирова ния для переписи результатов в блок

5и приведения его к минимальной форме.

Блок-схема алгоритма выполнения операции вычитания предстанлина на

фиг ..5. Пример вьшолнения операции вычитания для двух кодов Фибоначчи приведен в табл.3. Установка совпадающих значащих разрядов в нулевое состояние обозначается.

Таким образом, код второго результата уравновешивания вычисляе eg в блоке 5 по формуле

. п(8)

K. zKU a f-Ne (8) f-i

где Лр - двоичная цифра р-го разряда, определяемая блоком 14 при повторном уравновешивании.Причем, так как с целью упрощения вычислений перед началом , режима самоповерки к.одам реальных значений весов неточных разрядов присваивается нулевое значение (в выражении (8)Nj 0), то код будет соответствовать коду реального значения веса j-ro разряда М Kj)-

Далее код Nj переписьшается в блок 9 памяти. На этом.процесс определения кода реального значения веса j -га разряда основного ЦАП 15 заканчивается.

Определение кодов реальных значений остальных неточных разрядов происходит аналоги но и с учетом ранее определенных кодов весов младших неточных разрядов. После определения всех Kj режим поверки заканчивается.

Пример определения веса 6-го разряда ЦАП при А 16 показан в табл.5. В табл.4 приведено начальное состояние блока 9 памяти.

Итак, код Фибоначчи реального веса 6-го разряда равен 0010101 12. Содержимое блока 9 памяти после определения Kj приведено в табл.6.

В режиме непосредственного преобразования входной код поступает на вход 1 устройства, посредством блоков 2,3,4,5,6,7,8,9,10,11,15 и 16 преобразуется в аналоговую величину на выходе 17 устройства.

Преобразование осуществляется следзтощим образом.

Входной код К через цифровой ком- муматор поступает в регистр.3, а затем в блок 5 сверткн-разв,ертки . кода и сравнивается с кодами реаль- весов разрядов основного ЦАП 15

298

)р , поступающими из блока .9 памяти в блок 7 развертки кода. Сравнение начинается, со старших разрядов и производится путем вьшолнения опера- ции вычитания над содержимым блоков 5 и 7. Определение результата сравнения производится анализом состояния блока 7 блоком 8 определения знака по окончании операции вычитания,- Если содержимое блока 7 равно нулю ( входной код К больше кода реального веса Ng) , то в регистре 16 соответствующий Р-й разряд устанавливается в,единичное состояние,

разность () образоване-и

ная в блоке 5 переписьшается в регистр 3, и в дальнейшем сравнение

происходит с этой разностью. Если содержимое блока 7 не равно нулю (код реального веса больше входного кода), то соответствующий разряд в регистре 16 включается и содержимое

регистра 3 не изменяется.

Процедура повторяется для всех кодов реальных весов, записанных в блоке 9. В результате в регистре 16 формируется рабочий код Кр-.

Пример преобразования входного кода К 1001010 р в рабочий код Кр показан в табл.8.

В табл.7 приведено содержимое блока 9 памяти после окончания режима поверки.

После формирования рабочего кода K|j и поступления его на вход основного ЦАП 15 на выходе 17 устройства появляется аналоговая величина, значение которой соответствует входному коду.

Формула изобретения

1. Цифроаналоговый преобразова- тель.. содержащий цифровой коммутатор, первый регистр, блок развертки кода, блок памяти, основной цифро-; аналоговый преобразователь, выход

которого является выходной шиной, блок управления, первьш выход которого подключен к управляющему входу цифрового коммутатора, второй выход подключен к управляющему входу первого регист а, третьи выходы подключены к соответствующим управляющим входам блока развертки кода, четвертый выход подключен к управ9

ляющему входу блока памяти, отличающийся тем, что, с целью повышения точности, введены блок элементов И, блок элементов ИЛИ, блок определения знака кода, блок адресации, второй и третий регистры, дополнительный дифроанало- говый преобразователь, блок сравнения, блок свертки-развертки кода, управляющие входы которого подключены к соответствующим пятым выходам блока управления выходы к соответствующим информационным вхо-. дам блока памяти, первым входам блока элементов И, первьм входам блока элементов ИЛИ, первым информационным входам Цифрового коммутатора, вторые информационные входы которого являются соответствзтощими входными щинами преобразователя, выходы подключены к соответствующим информационным входам первого регистра, выходы которого подключены к соответствующим первым информационным входам блока свертки-развертки кода, вторые информационные входы которого объединены с соответствующими первыми информационными входами блока развертки кода, соответст- в тощими первыми входами блока . управления и подключены к соответствующим выходам блока элементов И, третьи информационные входы объединены с соответствующими вторыми информационными входами блока развертки кода и подключены к соответствующим выходам блока элементов ИЛИ, вторые входы которого объединены с соответствующгими вторыми входами блока элементов И, соответствующими входами блока определения знака кода и подключены к соответствующим выходам блока развертки кода, третьи информационные входы которого подключены к соответствующем выходам блока тгамяти, входы адреса которого подключены к соответствующим выходам блока адресации, управляющие входы которого подключены к соответствующим шестым выходам блока управт ления, второй вход которого подключен к вьгходу блока определения знака кода, седьмые выходы подключены к соответствующим управляющим входам второго регистра, выходы которого подключены к соответствующш-j входам

15

25

16829 10

дополнительного цифроанало гового преобразователя, выход которого подключен к первому входу блока сравнения, второй вход которого 5 подключен к выходу основного цифро- аналогсУвого преобразователя, выход подключен к третьему входу блока управления, четвертьш вход которого является шиной Запуск, восьмые 10 выходы подключены к соответствующик управляющим входам третьего регистра, выходы которого- подключены к Соответствующим входам остовного цифроаналогового преобразователя,

2. Преобразователь по п.1, о т - личающийся тем, что блок управления вьшолнен на первом и втором регистрах, генераторе тактовых импульсов, постоянном запоминающем устройстве, входы с первого по девятый которого подключены к соответ- ствзлощим выходам первого регистра, входы с десятого по h +9, где К - число разрядов преобразуемого кода, являются первыми входами блока : управления, вход h + 10 является . вторым входом блока управления, рход и+ 11 - третьим входом блока управления, выходы с первого по восемнадцатый подключены к соответ- ств тощим информационным входам второго регистра, вьрсодькс девятнад- цатого по двадцать седьмой - к соответствующим информационным входам первого регистра, первый управляющий вход которого является четвертым входом блока управления, второй управляющий вход подключен к прямому выходу генератора тактовых импульсов , инверсный выход которого подключен к управляющему входу второго регистра, первый выход которого является первым выходом блока управления, второй выход является вторым выходом блока управления, выходы с третьего по щестой являются пятыми выходами блока управления, седьмой и восьмой выходы - третьими его выходами, девятый выход является четвертым его выходом, выходы с десятого по четырнадцатый являются шестыми его выходами, пятнадцатый и шестнадцатый выходы - седьмыми выходами, семнадцатый и во- семнадцатьй выходы - восьмыми выхода- ми блока .управления,

35

40

45

50

11

Номер разряда 87б|54|з.2|1

Требуемый вес разряда 21

13

2,1 1,3 0,8 0,5 0,3 0,2 0,10,1

N.

21 13f 81 5± 3± 2± ItII

2,1 1,3 0,8 0,5 0,3 0,2 0,10,1

неточные

5 7 5 5 7 5 7 5 5 7

010010004 001010106 01 101000

ь5

10001000 00001 000 011001104

о о 0-0 1 00 06

01101110 t11

100 1 00 1 о 00000000

10010010

1216829

12

, Таблица

3

17С

точные

-J/.

.Таблица 2

о о

0001000 1100010

о о

00 о о о о о 1101110

22

12

8

Блок 9

памяти 0000000 0000000 0010000 0001000 0000100 0000010 0000001,

1

О О О

о о о о

1

О

О

О

О

О

О

О

О

О

0.

О

О

О

О

О

1 1

1 1 1 1

о

о 1 1

1

1

о о о 1 1 1 1 1

оо

оо

1о

о1

оо

оо

оо

000 000 000 000 1 00 1 1 о 1 о 1

1 о о

000 000 000

00о

1 о о

11 о 1 о 1

Реальиьш

вес

разряда 22 12 8 5 32 1

Блок 9 0000000 0010101 0010000 0001000 0000100 0000010 0000001

Таблица 5

о о о о о о о о

000 000

01 о

1о о

100

1 о о 1 о о 1 о о

000 000 000 000 1 00 1 о о

1 о о 1 о о

о о 1 о

Таблица 6

Реальный

вес

разряда 22

12 8 532 1 Блок 9 10000010 00101010 00100000 00010000 00001000 000001000 00000010

5

7. 5 7 . 5 7 5 7 5 7 5 7 5 7 5 7

5

О О О О О О О О О О О О О О О О

О О

О О О

о о о о о о о о о о о о о

о о

о 1

00000

о 1

о 1

0101

о о о о

000

о о

о 1 00 1 о

о 1 о 01 о 10 о о о о

о о о о о о

000100 010010

01 00 00

00001о

о о 00 о о

о 000

о 010 о о

000 000

о 00

1 о о

Таблица 7

Таблица 8

о 1

0000

1

о 1

0101

о о о о

000

о о

о о 00 о о

о 000

о 010 о о

о 00

1 о о

о

19

121682920

Продолжение табл. 8

Изобретение относится к вычисли тельной и измерительной технике и может быть использовано для преобразования цифровых величин в аналоговые. Изобретение позволяет повысить точность цифроаналогового преобразования за счет использования избыточных-измерительных кодов 1ШК) и введения блока элементов И, ёлока элементов ИЛИ, блока определения знака кода, блока адресации, второго и третьего.регистров, дополнительного цифроаналогового преобразоват.е- ля, блока сравнения и блока свертки- развертки кодов Основной и дополнительный цифроаналоговые преобразователи ((tlAn:) выполнены на основе ИИК, что позволяет обеспечить работу устройства в двух режимах-поверки и непосредственного преобразования, при этом в режиме поверки определяются коды реальных весов неточных старших разрядов основного ЦАП. последовательно от младшего из неточных разрядов к старшему и записываются в блок памяти. В режиме преобразования входной код преобразуется в рабочий код, учитьшающий ре-г альные веса разрядов основного ДАЛ, который используется для формирова- - ния выходного сигнала. 2 з.п. ф-лы, 10 ил. i СП

I

21 -

to

.

.

фиг. 7

Составитель В.Першиков Редактор В.Иванова Техред Т.Дубинчак Корректор А.Тяско

1004/60

Тираж 818Подписное

ВНИИПИ Государственного/комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Разшская наб., д.4/5

Фнпиал ППП Патент, г.Ужгород, ул.Проектная,4

Фиг. 10