Устройство для измерения временных интервалов Советский патент 1986 года по МПК G04F10/04 

Ч

Изобретение относится к импульсно технике.

Целью изобретения является повышение точности устройства.

На чертеже представлена функцио- нальная схема предлагаемого устройства.

Устройство для измерения временны интервалов содержит триггеры 1 2 управления, генераторы 3, 4 импульсов, фазовьй дискриминатор 5, состоящий из триггера 6 и формирователя 7, элементы ИЛИ 8, 9, счетчики 10, 11 импульсов, регистры 12, 13 памяти, блоки 14, 15 шинных формирователей, триггеры 16, 17 и 18, элементы 19, 20 коммутации, элементы 21, 22 и 23 задержки, элементы И 24, 25 и 26, генератор 27 импульсов, счетчик 28 импульсов, дешифраторы 29, 30, счетчик 31 адреса, шинный формирователь 3 адреса, элемент ИЛИ 33,элемент НЕ 34, элементы И 35-41, выходной регистр 42 блок 43 управления, состоящий из мик ропроцессора 44, регистра 45, дешифратора 46, постоянное запоминающее устройство (ПЗУ) 47, оперативное запоминающее устройство (ОЗУ) 48. Выхо триггера 1 через генератор 3 соедине с D-входом триггера 6, а выход триг гера 2 чер.ез генератор 4 - со счетным входом триггера 6, выход которого через формирователь 7 подключен к третьему входу элемента 19 KOMMJT- тации, первый вход которого подклю- чен к прямому выходу триггера 17, инверсньш выход которого подключен к второму входу элемента 19, четвертый выход которого связан с выходом элемента И 6, к выходу элемента 19 подключены последовательно соединенные три линии задержки 21, 22 и 23. Выход линии 21 соединен с элементами 25 и регистром 13, выход элемента 22 соединен с элементом 24 и вхо- дом Сброс второго счетчика 11, выход элемента 23 подключен к входу сброса второго триггера 16, установочному эходу третьего триггера 18 и входу сброса третьего счетчика 28, выходы которого соединены через дешифратор 29 с входом элемента ИЛИ 33, выходы которого связаны со счетным входом четвертого счетчика 31, четвертым входом второго элемента ком- мутации 20 и входом сброса шинного формирователя 32 адреса, выходы которого соединены с первым входом

.-.

15

1221

й

j

х Q 2 32, 2, - 25 дн 35 , 50 , 55

. 30

6372

ПЗУ 17, третьим выходом микропроцессора, первыми- входами элементов И 35- 40, первым входом первого дешифратора 30, выходы которого связаны с входами коммутации первого блока 14 шинных формирователей, выходы которых связаны по шине данных с вторым выходом микропроцессора, постЬянным запоминающим и оперативным запоминающим устройствами и выходным регистром 42, выходы генераторов 3, 4 подключены соответственно к счетным входам счетчиков 10, 11, выходы которых соответственно связаны с первым и вторь9 1 шинными формирователями, входы установки и сброса первого триггера 17 подключены к выходам четвертого.и пятого элементов И, вторые входы элементов И 35-40 подключены к выходу 8 блока управления и входу седьмого элемента И 41, выход которого подключен к входу сброса выходного регистра 42, третий выход устройства управления связан с элементом НЕ 34, третьим генератором 27, выход которого связан со счетным входом третьего счетчика 28, выход элемента 34 подключен к второму вхо- ду второго коммутатора 20, первому входу восьмого элемента 26, выход которого связан с вторыми входами блоков постоянной 47 и оперативной 48 памяти, выход второго коммутатора 20 подктаочен к входу записи блока 48, выход первого и второго элементов И 38, .39 соединены соответственно с |входами первого и второго элементов ИЛИ 8, 9 и входом сброса управляющих триггеров 1, 2, первый выход микропроцессора связан с регистром 45, выход которого связан с дешифратором 46, выход которого связан с выходами микропроцессора.

Уст ройство работает следующим образом.

Перед началом измерения временных интервалов устройство запускается на расчет величин ,/i,y,S,q, Q, которые являются исходными данньми для расчета временного интервала. Для этого на блок 43 управления подаются сигналы Сброс и Пуск, Сигнал Пуск восстанавливает сигнал Готовность микропроцессора 44 и он начинает считать программную информацию из ПЗУ 47, т.е., программу расчета исходных данных. Микропроцессор 44 в соответствии с программой, записанной в ПЗУ 47 по магистрали адреса.

3

выдает сигнал обращения для определения величин N и Р. Этим сигналом через элемент И 36 сбрасывается в О триггер 17, который через элемент 19 коммутации отключает выход фазового дискриминатора 5 от элементов задержки 21, 22, 23 и подключает на их вход элемент И 37. Следующий шаг обращения микропроцессора 44 дешифрируется на элементе И 39, входной сигнал которого через элементы ИЛИ 8 и 9 устанавливает в 1 триггеры 1 и 2 и одновременно запускает генераторы 3 и 4, периоды которых просчитываются соответственно счетчиками 10 и 11.

После заполнения счетчиков 10 и 11 сигнал обращения (в соответствии с программой) микропроцессора 44 дешифрируется элементом И 38, выходным сигналом которого сбрасьшаются триггеры 1 и 2, и работа генераторов 3, 4 прекращается. Таким образом, в счетчике 10 записано число N периодов генератора 3, а в счетчике 11 - число Р периодов генератора 4. Затем микропроцессор выдает команду обращения, которая дешифрируется на элементе И 37 .и через элемент коммутации 19 проходит на элементы задержки 21, 22, 23.-Триггер 16 установлен в 1 сигналом с элемента ИЛИ 8 одновременно с триггером 1 и продолжает находиться в единичном состоянии, тем самым разрешая работу элементов И 24, 25. Сигнал с выхода элемента задержки 21 непосредственно и через элемент И 25 переписывает содержание счетчиков 10 и 11 соответственно в регистры 12 и 13, а сигнал с элемента задержки 22 непосредственно и через элемент И 24 сбрасывает счетчики 10, 11. Сигнал с выхода элемента задержки 23 сбрасывает триггер 16 и устанавливает в 1 триггер 18, Выходной сигнал этого триггера поступает на микропроцессор 44 как сигнал Захват, этим же сигналом с элемента задержки 23 сбрасывается счетчик 28. Получив сигнал Захват микропроцессор 44 прекращает выполнение программы, переводит первый и второй выходы блока 43 вы высоко- импедансное состояние и вьщает сигнал Подтверждение захвата. В этом состоянии возможен прямой доступ к lOSy 48 с возможностью записи в него информации. Сигнал Подтверждение захвата запускает генератор 27, ко21637

торый просчитывает счетчиком 28, и дешифратор 29 формирует сдвинутые во времени импульсы для управления записью в ОЗУ 48, этими импульсами

5 последовательно (по 8 разрядов) подключаются выходы регистра 13 через блок 15 к микропроцессору 44, эти же импульсы через элемент ИЛИ 33 под- ключают к микропроцессору 44 выходы

10 счетчика 31 через шинный формирователь 32 и через элемент коммутации 20 проходят на вход управления ОЗУ 48 как сигналы Запись. После окончания каждого импульса с дешифрато15 ра 29 состояние счетчика 31 увеличивается на 1, сброс счетчика 31 в О производится по выходу блока управления, дешифрируемому на элементе И 40. Таким образом производит20 ся запись содержимого регистра 13 в ряд последовательных ячеек ОЗУ 48, адрес этих ячеек формируется счет чи- ком 31 или формирователем 32. Последний импульс с дешифратора 29 сбрасы25 вает триггер 18, сигнал Захват

снимается, микропроцессор 44 продолжает работать по программе ПЗУ 47, сигнал Подтверждение захвата тоже снимается, и генератор 27 прекраща30 ет работу. К этому-времени число N записано в регистр 12, а число Р переписано в ОЗУ 48, микропроцессор продолжает работу, рассчитывая еб по формуле

35 Т, (l-foi)T,, (1) где Tj - период первого генератора 3;

Т - период второго генератора 4; дробная часть коэффициента

пропорциональности, а 1 и q - по формуле

q - 1, (2) где |Ь - часть периода Т, первого . генератора, на которую перемещается фаза генератора 4 за интервал времени между двумя совпадениями фаз гене- paTopoBj

50 q - количество полных периодов генератора 4 от одного момента совпадения фаз от двух генераторов до второго момента. 55 Y и Q - по формуле

Г Q -р, (3)

где Q - интервал времени, в котором (q-1) период генератора 4

jf - углубление переднего фронта генератора 4 за передний фронт генератора 3 в единицах Т формуле (3), при этом число N для формулы (1) читается в микропроцессор 44 по сигналу обращения, дешифрируемому дешифратором 30. Последовательно (по 8 разрядов) с регистра 12 через блок 14 по выходу второго блока 43 число Р читается из ячеек ОЗУ 48, результаты вычисления записьшаются в ячейки ОЗУ 48. На этом подготовительньй этап закончен. Устройство переходит на программу измерения временных ий- тервалов, для чего устанавливается в 1 триггер 17 по сигналу с элемента И 35, и элемент 19 подключает к элементам задержки 21, 22, 23 выход фазового дискриминатора 5. Сигнал, соответствующий началу измеряемого интервала проходит через элемент ИЛИ и устанавливает в 1 триггеры 1 и 16. Триггер 1 запускает генератор Зо Сигнал, соответствующий задне му фронту измеряемого временного интервала,, через элемент ИЛИ 9 устанавливает в 1 триггер 2, который в свою очередь запускает генератор 4. Триггер 6 фазового дискриминатора 5 постоянно анализирует положение переднего фронта генератора 4 по отношению к положительной полуволне ге-- нератора З; как только передний фрон генератора 4 попадает под действие положительной полуволны генератора 3, триггер 6 устанавливается в 1, а формирователь 7 формирует импульс, соответствующий моменту изменения разности фаз двух генераторов. При этом в счетчике 10 записывается число периодов генератора 3, равное К, а в счетчике 11 - число п периодов генератора 4. Первьш импульс, соот- ветствукяций совпадению фаз, проходит через элемент 19 и задержки 21. Сигнал с выхода элемента задержки 21 проходит через элемент И 25 (так как триггер 16 находится в единичном состоянии), поступает на синхронизирующий вход регистра 12, и число К из счетчика 10 переписьшается в регистр 12, а сигналом непосредственно с элемента задержки 21 число п из счетчика 11 - в регистр 13. Сигналом с элемента задержки 22 счетчики 10 и 11 сбрасываются в О. Сигнал с элемента задержки 123 сбрасывает

триггер 16, запрещает элементы и 4, 25, и прекращается дальнейшая запись в регистр 12, этот регистр на протяжении всего расчета хранит число К, Тем же сигналом с элемента задержки 23 устанавливается в 1 триг- .гер 18, который вьщает микропроцессору 44 сигнал Захват. По этому сигнлу микропроцессор 44 останавливает выполнение программы и освобождает первьй и второй выходы блока 43, кроме того, вьщает сигнал Подтверждение захвата. По этому сигналу запускается генератор 27, который с помощью счетчика 28 и дешифратора 29 формирует серию сдвинутых импульсов. Первым импульсом этой серии к магистрали данных через блок 15 подключается первьй байт (8 разрядов) регистра 13, а первьй выход блока 43 через шинньй формирователь 32 подключает счетчик 31, кроме того, этот сигнал, через элемент ИЛИ 33 и элемент коммутации 20 поступает на ОЗУ 48 как сигнал записи Таким образом производится запись в ОЗУ 48 первых восьми разрядов числа N по адресу, формируемому на счетчике 31 о По заднему фронту каждого импульса с дешифратора 12 содержимое счетчика 31 увеличивается на 1. Таким образом, следующий сдвинутьй импульс с дешифратора 29 записывает следуняций байт числа п в следующую по порядку ячейку ОЗУ 18„ Когда все число п записано в оперативную память блока 43, последний импульс с дешифратора 29

сбрасьшает триггер 18, который сни-. мает сигнал Захват с микропроцессора 44, снимается сигнал Подтверждение захвата и генератор 27 пре- . кращает работу. Микропроцессор 44, имея число К в регистре 12, содержимое которого он читает, обращаясь к нему с помощью дешифратора 30 и блока 14, и число п в ячейках-ОЗУ 48, производит первый расчет длительности искомого временного интервала. Полученный результат первого шага вычисления вьщается через регистр 42 на выход устройства. После первого срабатывания фазового дискриминатора 5 происходит ряд последуннцих его срабатываний, с каждым срабатыванием происходит запись в ОЗУ 8 количества периодов в интервале, т.е. чисел q или q-1, так же, как описано.

в последовательные ячейки памяти. Микропроцессор 44 по программе, записанной в ПЗУ 47, анализирует количество периодов в интервалах, нахо- 5 дит ближайщий укорочённьй интервал и производит уточнение результата. Ползлгенный результат на этом шаге уточнения также выдается на выход устройства через регистр 42. Пос- Ю ле этого шага уточнения микропроцессор 44 производит группировку записанных интервалов в циклы, находит укороченный цикл, после этого производит третье уточнение результата, 15 Полученный результат на этом шаге уточнения также вьщается на выход устройства через регистр 42 Таких уточнений по группам периодов может быть столько, сколько требуется для 20 получения необходимой точности. После получения окончательного результата микропроцессор 44 обращается к внешнему устройству, дешифрируемому элементом И 38, сигнал с этого эле- 25 мента И сбрасьшает триггеры 1 и 2 и останавливает генераторы 3 и 4,этим заканчивается измерительньй процесс.

Формула изобретения

1. Устройство для измерения временных интервалов, содержащее триггеры управления, первые входы которых соединены соответственно с выходами первого и второго элементов ИЛИ, выходы первого и второго триггеров управления подключены соответственно через первьй и второй генераторы импульсов к первому и второму входам фазового дискриминатора и счетным входам первого и второго счетчиков импульсов, первый и второй регистры памяти, выходной регистр, первьй элемент коммутации, три триггера, десят элементов И, элемент ИЛИ, элемент НЕ, отличающееся тем, что, с целью повышения точности, в него введены третий ген ератор импульсов, два дешифратора, третий

и четвертый счетчики импульсов, пер вьй и второй блоки шинных формирователей, шинный формирователь адреса, второй элемент коммутации, блок управления, причем первый выход блока управления подключен к первым входам первого, второго-, третьего, четвертого, пятого, шестого, седьмого элементов И, к первому входу первого

5 Ю 15 20 25

ь

30

35

40

45

50

55

дешифратора и к выходам шинного формирователя адреса, второй выход блока управления подключен к выходам первого и второго блоков шинных формирователей, третий выход блока управления подключен к входу третьего генератора импульсов, первому входу второго элемента коммутации и через элемент НЕ - к второму входу второго элемента коммутации и первому входу восьмого элемента И, четвертый выход блока управления соединен с вторым входом восьмого элемента И, пя- тьй выход блока управления, соединен с третьим входом второго элемента ком-, мутации, шестой выход блока управления подключен к второму входу седьмого элемента Л, выход которого подключен к первому входу выходного регистра, второй вход которого подключен к седьмому выходу блока управления, восьмой выход которого соединен с вторыми входами первого, второго, третьего, четвертого, пятого, шестого элементов И, девятый выход блока управления подключен к второму входу первого дешифратора, выходы {первого дешифратора подключены к синхровходам первого блока шинных формирователей, входы записи которого соединены через первый регистр памяти с выходами первого счетчика импульсов, вход сбррса KOTOpoi o подключен к выходу девятого элемента И, первьй вход которого подключен к выходу второго элемента задержки и входу сброса второго счетчика импульсов, выходы которого через второй регистр . памяти подключены к входам записи второго блока шинных формирователей, синхровходы которого подключены к

выходам второго дешифратора и через третий элемент ИЛИ - к четвертому входу второго элемента коммутации, синхровходу шинного формирователя адреса, счетному входу четвертого счетчика импульсов, выходы которого подключены к входам записи шинного

формирователя адреса, а вход сброса соединен с выходом третьего элемента И, входы второго дешифратора соединены с выходами третьего счетчика импульсов, счетный вход которого подключен к выходу третьего генератора импульсов, а вход сброса соединен с входом сброса второго триггера, с установочным входом третьето

триггера и с выходом третьего элемента задержки, второй выход второго дешифратора соединен с входом сброса третьего триггера, выход которого подключен к первому входу блока уп- равления, второй вход которого соединен с выходом второго элемента И, а его третий вход соединен с выходом второго элемента коммутации, хфи этом выход первого элемента И соединен с входами первого и второго элементов ИЛИ, выход второго элемента И соединен с входами сброса Tpikr- геров управления, выход первого элемента ИЛИ соединен с установочным входом второго триггера, выходы четвертого и пятого элементов И соединены через первый триггер с первым и вторым входами первого элемента коммутации, третий вход которого соединен с выходом фазового дискриминатора, четвертый вход соединен с выходом шестого элемента И, а выход подключен через первый элемент задержки к синхровходу второго регистра памяти, к входу второго элемента задержки и к первому входу десятого элемента И, второй вход которого соединен с выходом второго триггера, а выход соединен с синхровходом первого регистра памяти, второй вход девятого элемента И соединен с выходом второго триггера, выход второго

элемента задержки соединен с входом третьего элемента задержки.

2, Устройство по п. 1, о т л и- чающееся тем, что блок управления содержит последовательно сое- диненные микропроцессор, регистр, дешифратор и последовательно -соединенные постоянное запоминающее устройство и оперативное запоминающее устройство, причем третий выход микропроцессора соединен с первым входом .постоянного запоминающего устройства, вход сброса которого соединен

с входом сброса оперативного запоминающего устройства и является вторым входом блока, третий выход микропроцессора является первым выходом блока, второй выход микропроцессора

является вторым выходом блока четвертый выход микропроцессора является третьим выходом блока, пятьй выход микропроцессора является восьмым и шестым выходами блока, шестой выход

микропроцессора является девятым выходом блока, седьмой выход микропроцессора является четвертым выходом блока, восьмой выход микропроцессора является пятым выходом блока, первый

выход микропроцессора соединен со счетньм входом регистра а второй выход - с вторым входом регистра, выход которого соединен через дешифратор с шестым выходом микропроцессора.

&5№ЙЖ

л.

Изобретение относится к импульсной технике. Цель изобретения - повышение точности измерения. Устройство содержит триггеры управления, два генератора импульсов, фазовый дискриминатор, вьшолненный на триггере и формирователе, счетчики импульсов. регистры памяти, выхсщной регистр, логические элементы ИЛИ, НЕ и десять элементов И. Для повьшения точности измерений в устройство дополнительно введены третий генератор импульсов, два дешифратора, третий и четвертый счетчики импульсов, два блока шинных формирователей, шинный формирователь адреса, второй коммутатор, блок управления, содержащий последовательно соединенные микропроцессор, регистр, дешифратор и последовательно соединенные постоянное и оперативное запоминающие устройства. Работа устройства поясняется функциональной схемой в описании изобретения. 1 з.п. ф-лы, 1 ил.