Синхронный делитель частоты на 12 Советский патент 1986 года по МПК H03K23/00 

1

Изобретение относится к цифровой технике и может быть использовано при построении цифровых синтезаторов частоты, цифровых часов, счетчика месяцев электронного цифрового календаря, и т.п.

Цель изобретения - повышение надежности работы устройства за счет сокращения числа элементов и цепей, что одновременно приводит к его упрощению.

На фиг. 1 приведена функциональная схема синхронного делителя частоты на 12j на фиг. 2 - временные диаграммы его работы.

Синхронный делитель tacTOT на 12 содержит четыре 1К-триггера 1, 2, 3 и 4, элемент И 5, шину 6 логической 1, тактовую шину 7, шину 8 сброса и выходные шины 9 и 10.

Счетные входы всех 1К-триггеров 1, 2, 3 и 4 соединены с тактовой шиной 7 устройства, входы R всех 1К-триггеров 1, 2, 3,и 4 соединены с шиной 8 сброса устройства, выходы четвертого 1К-триггера 4 являются выходными шинами 9 и 10 устройства, I- и К-входь первого 1К-триггера 1 и К-входы второго и третьего IK- триггеров 2 и 3 соединены с шиной 6 логической 1. Прямые выходы первого и третьего 1К-триггеров. 1 и 3 соединены соответственно с первым и вторым входами элемента И 5, выход которого соединен с I- и К-входами четвертого 1К-триггера 4.1-входвторго 1К-триггера2 соединен с инверсным выходом третьего 1К-триггера 3,1-вход которого соединен с прямым выходом второго 1К-триггера 2. .

На фиг. 2 обозначено: а - входно сигнал на тактовой шине 7, б - нал Q, на прямом выходе первого IK- триггера 1; в - сигнал Q на прямом выходе второго 1К-триггера 2, г - сигнал QJ на прямом выходе третьего 1К-триггера 3 Д - сигнал Q на прямом выходе четвертого 1К-тригге- ра 4.

Устройство работает следующим образом.

По сигналу Сброс, поступающему в виде импульса по шине 8 сброса устройства, все 1К-триггеры 1, 2, 3 и 4 синхронного делителя частоты 12 устанавливаются в исходное ну217472

левое положение..Йри этом состояния выходов равны (фиг. 2, при ):

Q,U, Q5, .

5 На основании логических уравнений для I- и К-входов 1К-триггеров состояния входов будут следующими:

т т Т Т . -1-2 у -I i и- I I It . т,-- 1 И , ъ -It III. V- -tto l

10 KI- Ц 3 5 0

По первому тактовому импульсу на шине 7 первый и второй триггеры 1 и 2 переключатся в состояние ло- гической 1, а третий и четвертый 15 1К-триггеры не изменят своего состояния (фиг. 2, при ). При этом состояния выходов равны:

Q tt1tl Q -IlltlI, -tint ,-. -ttnll

1 ч 2 ч 3 44 - и

20 Изменятся и состояния входов:

т tt 1 tl , Y tl(lt, -г- tl 1 It -г 1l,-itl

1,- I , ij- 1 , 1,- 1 , ±л- и ;

V- М 1 It , V- tl 1 It v- -tlilt. ir .

- - 1 ; 1 ; 0 .

в результате по следующему, вто- 25 рому, тактовому импульсу, поступившему по тактовой шине 7, синхронньш .делитель частоты на 12 перейдет во второе состояние (фиг. 2, при ),которое будет характеризовать- 30 ся следующими значениями выходов и входов 1К-триггеров:

Q., Q Q, Q 1,Г 5 1, 1.

. V - 1 tt . V -tl 1 It . V- tlntl ,- 1 ; к - I ; к - 1 ; К О .

3574

в третьем такте (фиг. 2, при ) состояния выходов и входов равны:

Q О Q Q, 40 I I, I, I,

К -It lit. w- tl 1 It , v -ttltl. T/- -tin ,- 1 ; 1 ; K,- 1 ; K,- 0 .

Рассматривая далее таким же образом работу предлагаемого синхрон- д5 ного делителя частоты на 12 на IK- триггерах,. Получим все состояния входов и выходов каждого 1К-тригге- ра 1, 2, 3 и 4 при всех 1 согласно фиг. 2.

50 ,

Таким образом, предлагаемое устройство осуществляет деление на 12 частот следования импульсов по шине 7 и при этом содержит меньшее

55 число блоков и связей чем устройство-прототип, чем обеспечивается повьшение надежности работы при одновременном упрощении устройства.

Формула изобретения

Синхронный делитель частоты на 12, содержащий четыре 1К-триггера и элемент И, счетные входы всех 1К-триггеров соединены с тактовой шиной устройства, входы R всех IK- триггеров соединены с шиной сброса устройства, I- и К-входы первого 1К-триггера соединены с шиной логической Ь, выходы четвертого IK- триггера являются выходными шинами устройства, а прямые выходы первого и третьего 1К-триггеров соединены соответственно с первым и вторым

входами элемента И, выход которого соединен с 1-входом четвертого IK- триггера, отличающийся тем, что, с целью повышения надежности -работы при одновременном уп- рошений устройства, второго и третьего 1К-триггеров соединены с К-входом первого 1К-триггера-, 1-вход второго ГК-триггера соединен с инверсным выходом третьего IK- триггера, 1-вход которого соединен с прямым выходом второго 1К-тригге- ра, К - вход четвертого 1К - триггера соединен с выходом элемента.

Фиг, 2

Изобретение относится к цифровой технике и может быть использовано при построен ии цифровых синтезаторов частоты. Устройство содержит четыре 1К-триггера 1, 2, 3 и 4, элемент 5 И, шину 6 логической 1,- тактовую шину 7, шину, 8 сброса и выходные шины 9 и 10. В устройстве используется меньшее число блоков и связей, чем обеспечивается повышение его надежности работы при одновременном упрощении устройства,. В описании приведены, временные диаграммы работы устройства. 2 ип. (Л С tc to