Устройство для контроля цифровых блоков Советский патент 1986 года по МПК G06F11/16 

Изо5ретение относится к вычислительной технике, в частности к аппаратуре контроля цифровых узлов вычислительных машин и средств цифровой автоматики.

Цель изобретения - повышение быстродействия устройства.

На фиг о 1 приведена структурная с.хема предлагаемого устройства для контроля дафровых блоков (ЦБ), на фиг. 2 - пример реализации узла ком- )1утации; на фиг. 3 - пример, реализации регистра т.еста на фиг. 4 - пример реализации дешифратора; на фиг. 5 - пример реализации блока сравнения; на фиг, 6 - пример реализации генератора псевдослучайной последовательности па, фиг. 7 - пример реализации блока анализа на фиг. 8 - пример реализации блока управления

Устройство для контроля цифровых узлов (фиг. 1) содержит узел 1 ком- мутатщи, регистр 2 теста, дешифратор 3, блок 4 сравнения, группу мультиплексоров 5-t, 5-2, ..., 5-п (п - число входов-выходов ЦБ), генератор 6 псевдослучайной последовательности блок 7 анализа, блок 8 управления, вход 9 установки. Контролируемый цифровой блок 10,

Узел коммутации 1 содержит (фиг.2 группу коммутаторов 11 (11-1, 11-2, ...,11-п), группу переключателей .12-1, 12-2, ..., 12-п.

Регистр 2 теста (фиг. 3) содержит регистр 13 и п сумматоров по модулю два 14-1, 14-2, ..., 14-п.

Дешифратор 3 (фиг. 4) содержит элеме1уы И 15-1, 15-2, ..., 15-(п-1) и элементы НЕ 16-1, 16-2, ..., 16- (п-1).

Блок сравнения 4 (фиг. 5) содержит элементы ИЛИ-НЕ 17 и п сумматоро по модулю, два 18-1, 18-2, ..., 18-п. Генератор псевдослучайной последовательности 6 (фиг. 6) содержит сутмматор 19 по модулю два и регистр

20 сдвига.

1 , . .

Блок 7 анализа (фиг. 7) содержит блок 21 индикации, сумматор 22 по модулю два, регистр 23 и группу 24 сумматоров по модулю два.

Блок 8 управления (фиг. 8) содержит генератор 25 тактовых импульсов, триггеры 26-28, элементы И 29-32, элемент НЕ 33, счетчики 34 и 35, шину 36 задания числа тестов, шину 37

380822

задания числа начальных установок, вход 38 запускао

Все узлы и элементы устройства для контроля цифровых блоков могут 5 быть реализованы на микросхемах серии 133, в частности коммутаторы 11-1, 11-2, ..., 11-п могут быть выполнены на повторителях с тристабиль- ными выходами 133ЛП8, регистры 13, 0 20 и 23 - на D-триггерах 133ТМ2, триггер 26 - на микросхеме 133ТМ.2, триггеры 27 и 28 - на элементах И-НБ 133ЛАЗ, 133ЛА4, вычитающие счетчики 34 и 35 - на микросхемах t5 133ИЕ7. В качестве переключателей 12-1, 12-2, ..., 12-п могут быть использованы переключатели типа П2К.

Устройство работает следующим образом.

20

Перад началом работы сигналом по

входу установки 9 все блоки устройства приводятся в исходное состояние При этом регистр 20 сдвига и регистр

25 13 теста устанавливаются в исходную кодовую комбинацию, например,111... 1, В блоке 7 анализа обнуляется регистр 23. В блоке 8 управления по сигналу начальной установки обнуляются тркг-

ЗР геры 27 и 28, а на шину задания чкс- ла тестов 36 и шину задания чисг .а начальных установок 37 записываются коды п, п,, п, которые соответствуют чис.чу кодов генератора псевдо- слз 1айной последовательности 6, используемых для приведения контролируемого 1ЩФРОВОГО блока 10 в начальное состояние, an. соответствует числу псевдослучайных кодов, исполь5

зуемых для формирования контрольного кода цифрового блока 10. В блоке 8 управления сигнал логического О с выхода триггера 27 поступает на вход установки в нулевое состояние триггера 26 и обнуляет его. В свою очередь сигнал логического О с выхода триггера 26 запрещает прохождение тактовых импульсов от генератора 25 тактовых импульсов через элемент И 19 на входы элементов И 30-32. В узле коммутации 1 перед началом работы устройства осуществляется установка переключателей 12-1, 12-2, ..., 12-п в положение, зависящее от назначения соответствующих выводов контролируемого блока 10, вход или выход. Переключатель 12-k (k 1, 2, ... п) включается, если k-й вывод контроли-, руемого узла 10 является входом.

В противном случае переключатель 12-k остается в выключенном состоянии (на фиг, 2 переключатели 12-1, 12-2, ,,о, 12-п показаны в выключенном состоянии). Если k-й вывод конт- ролируемого блока 10 является входом то выход .включенного переключателя . 12-k соединен с шиной логического О. Сигнал логического О от переключателя 12-k поступает на управляю щие входы соответствующего коммутатора 11-k группы коммутаторов и мультиплексора 5-k группы мультиплексоров. При этом коммутатор 11-k формирует на своем выходе сигнал, совпа- дающий с k-M выходным сигналом регистра 13 теста, а мультиплексор 5-k подключает к соответствующему входу разрядного сравнения блока 4 сравнения k-й выход генератора;псевдослу-. чайной последовательности 6. Если k-й вывод контролируемого блока Ю является выходом, то подвижньй контакт переключателя 12-k подключен к шине логического потенциала устройст ва. Сигнал логической единицы от переключателя 12-k поступает на управляющие входы коммутатора 11-k и мультиплексора 5-k. Выход коммутатора 11-k переходит в высокоимпеданс- ное состояние и отключается от k-ro вывода контролируемого блока 10. Мультиплексор 5-k подключает к входу разрядного сравнения блока 4 сравнения k-й выход регистра 13 теста.

Процесс контроля цифрового блока 10 в устройстве разбит на два этапа.

На первом этапе осуществляется установка элементов памяти (триггеров, регистров, счетчиков) контроли- руемого блока to в начальн-ое состояние. Это необходимо для получения однозначных результатов контроля. При проведении первого этапа контрЬ- ля используется п, псевдослучайных кодов генератора 6 псевдослучайной последовательности. Число п, зависит от структуры контролируемого блока lO и подбирается экспериментально.

На втором этапе контроля в процес се тестирования цифрового блока 10 в блоке 7 анализа формируется конт- рольньй код, с помощью которого по окончании контроля делается вывод о работоспособности цифрового блока 10 Если полученный при контроле код совпадает с эталонным кодом, снятым для заранее исправного цифрового бло

s 10 15 20 5 о ,

0 5

5

ка того же типа, что и контролируе- мьй, то блок 10 признается исправным. В противном случае этот блок считается неисправным. Эталонный конт- рольньй код фиксируется в конструкторской документации на узел, например в технических условиях. Для проведения второго этапа используется П- псевдослучайяьк кодов генератора 6 псевдослучайной последовательности. Число п выбирается из расчета требуемой глубины контроля цифрового блока 10 и определяется экспериментально.

Начало работы устройства задается сигналом, поступающим на вход 38 за- пуска блока 8 управления. Этот сигнал устанавливает триггер 27 в единичное состояние. Сигнал логической 1 с выхода триггера 27 подается на информационный вход триггера 26, Передний фронт тактового импульса от генератора 25 тактовых импульсов поступает на вход синхронизации триггера 26 И устанавливает его в единичное состояние„ Сигнал логической 1 с вьпсода триггера 26 разрешает прохождение тактовых импульсов от генератора 25 тактовых и fflyльcoв через элемент И 29 на входы элементов И 30-32. С этого момента начинается процесс формирования тестовых воздействий для Контролируемого цифрового блока 10. Псевдослучайные коды, формируемые генератором 6 псевдослучайной последовательности, передаются через мультиплексоры 5-1, 5-2, ..., 5-п группы, блок 4 сравнения, в регистр 13 теста, сигналы с выходов которого через узел коммутации 1 поступают на входы контролируемого блока 10. Передача кодов генератора 6 псевдослучайной последовательг- ности в регистр 2 теста осуществля - ется следующим образом. Блок 4 сравнения производит поразрядное сравнение кода, содержащегося в регистре теста 2.с кодом, установленным на выходах мультиплексоров 5-1, 5-2, ..., 5-п группы. Если k-й вьшод контролируемого блока 10 является выходом, то мультиплексор 5-k подключает к входу разрядного сравнения блока 5 сравнения k-й выход регистра 2 теста. Таким образом, на оба входа сумматора 18-k по модулю два блока 4 сравнения поступает сигнал с k-ro выхода регистра 2 теста. Поэтому на выходе этого сумматора постоянно формируется сигнал равенства - логический О. Если k-й вывод контролируемого блока to является входом, то мультиплексор 5-k подключает к входу блока 4 сравнения k-й выход генератора 6 псевдослучайной последовательности, .При этом блок 4 сравнения формирует сигналы поразрядного сравие- ния содержимого регистра 2 теста и генератора псевдослучайной последовательности для тех разрядов, кото рые соответствуют входам контролируемого цифрового блока 10. Сигналы с выходов разрядов сравнения блока 4 сравнения поступают на входы де- шифратора 3, который из числа несов- падающих разрядов кодов выбирает один .с наибольшим приоритетом и фор- мирует на соответствующем выходе сигнал логической 1, а на остальных выходах - сигнал логического О. Сигналы с выходов дешифратора 3 поступают на входы С1гмматоров по моду- лю два 14-1, 14-2, ,,., 14-п регистра те ста 2. Каждый из сумматоров ; 14-1, 14-2, ,.., 14-п формирует на своем выходе сигнал, совпадающий с соответствующим сигналом на выходе регистра 13, если на вход этого сумматора подается сигнал логическогЪ О от дешифратора 3, или сигнал, инверсный по отношению к сигналу на выходе регистра 13, если на вход сум Затора подается ,сигнал логической 1 от дешифратора 3, По. заднему фронту синхроимпульса, поступающего на вход синхронизации регистра 2 теста с выхода элемента И 30 блока 8 управл ения, происходит запись кода с выходов сумматоров по модулю два

14-1, 14-2, .0., 14-п в регистр 13. Поскольку с дешифратора 3 вьрается лишь один сигнал логической единицы, то каждый синхроимпульс производит изменение только одного из разрядов регистра теста 2, значение кода в котором не совпадает с кодом генератора 6. Описанньй процесс происходит до тех пор, пока код в регистре 2 теста не совпадет с кодом генератора дсевдослучайной последовательности в части разрядов, которые используются для формирования входных сигналов ко11 ролируемого блока 10, При этом на выходе элемента ИЛИ-НЕ 7 (выход - совпадение по в.сем разрядам) блока

4 сравнения формируется сигнал раве1 ства кодов - логическая 1, которая поступает на вход элемента НЕ 33 блока 8 управления и запрещает прох.ож- дение тактовых импульсов через элемент И 30 на вход синхронизации регистра теста 2 и разрешает прохождение тактовых импульсов через элемент И 32 на вход синхронизации генератора 6 псевдослучайной последовательности. По заднему фронту тактового и шульса, поступивщего на вход синхронизации генератора 6 псевдослучайной последовательности, происходит смена кодовой комбинации на его выходах. Состояние регистра 2 теста и генератора 6 псевдослучайной последовательности вновь не совпадают. Поэтому на выходе элемента ИЛИ-НЕ 17 блока 4 .сравнения формируется сигнал неравенства - логический О, кото- рьй в блоке 8 управления запрещает прохождение тактовых импульсов через элемент И 32 на вход синхронизации генератора 6 псевдослучайной последовательности и разрешает прохожде- ние такторых импульсов через элемент И 30 на вход синхронизации регистра 2 теста. Далее повторяется процесс передачи нового псевдослучайного кода с выходов генератора 6 пс.евдослу™ чайной последовательности через группу мультиплексоров 5, блок 4 сравнения, дешифратор 3 в регистр 2 теста. Формируемые таким образом тестовые воздействия с выходов регист- ра 2 теста проходят через коммутаторы 12 группы узла 1 коммутации на входы контролируемого цифрового блока

10 И осуществляют установку элементов памяти, блока 10 в начальное состояние „ Каждьй тактовьй импульс с выхода элемента И 32 блока 8 управления, вызьшающий смену кода на Bbixo- дах генератора 6 псевдослучайной последовательности, поступает также на вычитающий вход счетчика 35, уменьшая его содержимое на единицу. После прохождения п, тактовых импульсов через элемент И 32 счетчик 35 обнуляется,. Сигнал с нулевого выхода этого счетчика устанавливает в единичное с.остояние триггер 28. Сигнал логической 1 с выхода триггера 28 разрешает прохождение тактовых импульсов через элемент И 31 на вход синхронизации регистра 23 блока 7 анализа. На этом завершается-первьй

этап контроля цифрового блока 10. В течение этого контрольный код в блоке 7 анализа не формировался. Теперь после установки в начальное состояние цифрового блока 10 начинается формирование контрольного кода в блоке анализа 7. Тестовые воздействия и реакция с выводов контролируемого цифрового блока 10 поступагот на входы сумматоров 24 по модулю два группы блока 7 анализа. Каждьй из сумматоров 24 группы формирует свертку по модулю два сигналов с выводов контролируемого блока 10 и сигнала с выхода регистра 23. После того как на выходе элемента ИЛИ-НЕ 17 блока 4 сравнения появляется сигнал равенства кодов, через элемент И 31 блока 8 управления проходит тактовый им- пульс на вход синхронизации регистра 23 блока 7 формирования контрольного кода. При этом в регистр 23 записы- вается код, сформированный сумматорами 24 по модулю два группы, тем самым фиксируется реак1ЩЯ контролируемого блока 10 на поданные тестовые воздействия. Запись реакции контролируемого блока 10 в блоке 7 ана- лиза осуществляется одновременно со сменой кода на выходах генератора 6 псевдослучайной последовательности Тактовьй импульс с выхода элемента И 31 поступает также на вычитающий вход счетчика 34, уменьшая его содержимое на единицу. После прохождения п тактовых импульсов через элемент И 31 счетчик 34 обнуляется. Си.г нал логического О с нулевого выхо- да счетчика 3 обнуляет триггер 27, который в свою очередь сигналом логического О своего выхода обнуляет триггер 26, Сигнал логического О, с выхода триггера 26 запрещает прохождение тактовьк импульсов от генератора 25 тактовых импульсов через элемент И 39. На этом завершается процесс контроля цифрового блока 10. Сформированный в блоке 7 анализа контрольный код выводится на индикаторы блока 21 индикации блока 7 анализа. Оператор сравнивает полученньш контрольньй код с эталонным кодом и делает вывод о работоспособности блока 10. ..

Форм.ула изобретения

Устройство для контроля цифровых блоков, содержащее генератор псевдо-

10

15

20

5

0

5

0

5

0

5

случайной последовательности, блок анализа, регистр теста, блок управления, блок сравнения, причем блок анализа содержит группу сумматоров т по модулю два, а блок управления со- . держит генератор тактовых импульсбйг ; первый и второй триггеры первый и -ХЙ второй элементы И, первый счетчик, причем выход первого элемента И соединен с входом синхронизации регистра теста, выход второго элемента И соединен с синхровходом генератора псевдослучайной последовательности и вычитающим входом первого счетчика, выход первого триггера соединен с первым входом второго элемента И, первая группа информационных входов разрядов сравнения блока сравнения соединена с группой выходов регистра теста, отличающееся тем, что, с целью повышения быстродейст- ВИЯ, оно содержит дешифратор, группу мультиплексоров, узел коммутации, при- причем блок управления Содержит второй счетчик, третий и четвертый элементы И, элемент НЕ и третий триггер, блок анализа содержит регистр, сумматор по модулю два и блок.индикации, а узел коммутации содержит группу коммутаторов и группу переключателей, причем группа информационных входов коммутаторов соединена с группой выходов регистра теста и с группой первых, информационных входов соответствующих мультиплексоров группы, группа выходов которых соединена с второй группой информационных входов разряда сравнения блока сравнения, вход сброса регистра теста соединен с входом сброса устройства, с входом сброса генератора псевдослучайной

последовательности, инверсньм единич-. ным входом второго триггера, нулевым инверсньгм входом первого триггера и инверсными входами синхронизации первого и второго счетчиков, группа информационных входов второго счетчика соединена с шиной задания числа тестов, вычитающий Вход второго счетчика соединен с ззыходом третьего элемента И, выход первого триггера соединен с первым входом третьего элемента И, второй вход третьего элемента И соединен с выходом.совпадения по всем разрядам сравнения блока сравнения, с пер.вым входом второго элемента И и через элемент НЕ с

первым входом первого элемента И, группа информационных входов первого счетчика соединена с шиной задания числа начальных установок контроли- руемого цифрового блока, нулевые выходы первого и второго счетчиков соединены с инверсным единичным входом триггера и инверсным нулевым входом второго триггера соответственно, единичный инверсный вход второго триггера соединен с входом запуска устройства, выход второго триггера блока управления соединен с информационным входом и с инверсным нулевым входом третьего триггера, выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом генератора тактовых импульсов и с входом синхро- низации третьего триггера, в.ьгх:од четвертого элемента И соединен с вторьм входом первого элемента И, с -третьим входом третьего элемента И и вторым входом второго элемента И, информадаонные входы регистра теста соединены с соответствующими выходами дешифратора, группа вторых информационных входов мультиплексоров группы соединена с группой выходов генератора псевдослучайной последовательности, первые и вторые неподвижные контакты переключателей груп пы подключены к шинам единичного и нулевого потенциала устройства, подвижные контакты переключателей группы соединены с управляющими входами соответствуюирих коммутаторов группы и с соответствующими управляющими входами мультиплексоров группы, информационные выходы коммутаторов группы соединены с соответствующими входами-выходами контролируемого цифрового блока и первыми входами сумматоров по модулю два группы блока анализа, выходы разрядов сравнения блока сравнения соединены с соответствующими информационными входами дешифратора, выходы регистра блока анализа соединены с соответствующими информационными входами блока индикации и кроме первого выхода соединены с вторыми входами сумматора по модулю два блока анализа, выход сумматора по модулю два блока ансшиза соединен со вторым входом первого сумматора по модулю два группы блока анализа, выходы регистра блокд анализа соединены с вторыми входами с второго по п -и (где И - число входов-выходов контролируемого цифрового блока) сумматоров по модулю два группы блока.анализа.

Изобретение относится к вьгчис- лительной технике, в частности к аппаратам контроля цифровых узлов вычислительных машин и средств цифровой автоматики. Цель изобретения - повьпление быстродействия устройства. Устройство содержит узел коммутации, регистр теста, дешифратор, блок сравнения, группу мультиплексоров, генератор псевдослучайной последовательности, блок анализа, блок уп равления, контролируемый цифровой блок Процесс контроля разбит на два этапа. Первый этап - установление последовательностных цепей контролируемого блока в исходное состояние. Второй этап - анализ по методу сигнатурного анализа, 8 ил. с S

Л5-п

faf.3

|yj-/ff-yj I

Ifff 1

..ffQ .

У/

JL.

f/ I

i ,I ч ; ь

жг

f/ If I с

25

-Ж1

:7

36

34

J5

ffr

2

J5

Л

Редактор М.Недолуженк1г

..

Составитель А.Сиротская

Техред Л.Сердюкова Корректор В.Бутяга

3293/50

Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгородj ул. Проектная, 4