Формирователь тестов Советский патент 1986 года по МПК G06F11/26 

1

Изобретение относится к вычислительной технике и может быть использовано для формирования тестовых воздействий при контроле функционирования и локализации неисправиюстей цифровых узлов и блоков вычислителы-ц 1х машин.

Цель изобретения - расширение области применения за счет обеспечения формирования тестов для блоков содержащих элементы памяти, а также увеличение быстродействия за счет исключения избыточности тестовой поел едователь но ctи.

На фиг. 1 приведена структурная схема формирователя тестов; на фиг. 2 - блок памяти; на фиг. 3 - блок управления; на фиг. 4 - пример формирования тестовой последовательности.

Формирователь тестов содержит регистр 1, группу 2 мультиплексоров, включающую мультиплексоры 2-1, 2-2,..,, 2-п (ti - число входов контролируемого объекта), группу 3 сумматоров по модулю два, включающую сумматоры 3-1, 3-, ...,3-п по модулю два, группу 4 дешифраторов, включающую дешифраторы 4-1, 4-2,..., 4-k

(k T7 k 1) где m - целое число, такое, что (п+1) ш), блок 5 памяти, блок о памяти адреса теста, блок 7 памяти маски, счетчик 8 сумматор 9, блок 10 управления, вход 11 сброса (см. фиг. 1). .

Блок 5 памяти содержит ПЗУ 12 адреса и длины теста, переключатели 13 адреса, счетчик 14 адреса, счетчик 1 длины и ПЗУ 16 тестов (см, фиг. 2).

Блок 10 управления содержит генератор 17 тактовых импульсов, триггеры 18 и 19, элемент НЕ 20, элемент И 21, элементы ИЛИ 22, элементы И-НЕ 23 и 24, формирователь 25 им- 45 введем обозначения:

пульсов и вход 26 пуска, мультиплексоры 27 и 28 (см. фиг. 3).

Все узлы формирователя тестов могут быть выполнены на интегральных микросхемах, в частности регистр 1 - на К155ТМ8, ПЗУ 6, 7, 12 - на 155РЕЗ, счетчики 8, 14, 15 - на К155ИЕ7, сумматор 9 - на К155ИМЗ, ПЗУ 16 - на К556РТ5, триггеры 18, 19-на K155TM2i формирователь 25 импульсов - на К155АГЗ.,

Формирователь работает следукацим образом.

,

,

5

0

15

260963 2

Тестовые последовательности сигналов, подаваемые на входы объектов контроля при контроле функционирования и локализации неисправностей, обладают информационной избыточностью. В частности, для наиболее широкого класса ци45)овых схем, которыми явля- . ются последовательные схемы, в процессе формирования тестовых воздействий возможно одновременное изменение лишь небольшого числа входных сигналов. Поэтому в тесте один набор входных сигналов отличается от предыдущего в небольшом числе разрядов. Такие тестовые последовательности могут быть подвергнуты сжатию, что позволяет сократить объем памяти за- поминаняцих устройств, служащих для хранения тестовой информации. В блоке 5 памяти тест хранится в виде последовательности тестовых наборов. Каждый тестовый набор занимает одну ячейку памяти в (п+1) бит. В тест вхо- дят тестовые наборы двух типов: тестовый набор без информационной избыточности (без сжатия) и тестовый набор с информационной избыточностью (с сжатием). Тестовый набор без сжатия имеет следующие функциональные поля:

А - п - разрядный код, каждый разряд которого определяет состояние соответствующего входного сигнала объекта контроля;

признак отсутствия сжатия.

Тестовый набор со сжатием имеет следунлцие функциональные поля:

20

30

35

t 2

С„- m - 1)азрядные

адреса изменяемых тестовых сигналов;

D-(k-l) - ра 1рядн й код команды, выполняемой устройством при распа-- ковке сжатого тестового набора; / В 1 - признак сжатия.

Для описания работы формирователя

Tj - i-й тестовый набор в тесте;

е - хэммингово (кодовое) расстояние тестового набора Т от тестового набора Т.,, (, ..., g, где g - чис- ло тестов формирователя).

Сжатию может быть подвергнута такая последовательность тестовых наборов Т, Т,,,..., Т

р (р 5 2), для котор

рой вьшолняется условие: k.

Будем называть совокупность е ,

,ер структурой последовательI . 1 Тр

а

нести тестовых наборов Т

Рассмотрим последовательность тестовых наборов, для которых выполняется

Р условие l.k. Число структур та -1 к-1

ких последовательностей -. Например, при имеются следующие структуры последовательностей: 1,1,1,1 1,1,2 1,2,1 2,1J 1,3 3,1 2,2. Каждая структура в про- цессе выдачи тестовых сигналов из блока 5 памяти на входы объекта контроля распаковывается путем выполнения формирователем своей команды, код которой хра- нится в поле D тестового набора с сжтием. Сжатые последовательности тесртовых наборов, для которьрс У .

i 1

распаковываются с помощью этих же команд. Например, структура 1,1,1 может быть распакована той же командой, что и структура 1,1,2, только в последнем поле С тестового набора с сжатием записывается несуществующи адрес изменяемого тестового сигнала.

На фиг. 4 приведен пример сжатия исходного теста при (, ), показаны содержимое блока 5 памяти, форматы тестовых наборов без сжатия и с сжатием, содержимое блока 7, ПЗУ 6 адреса команды. Рассмотрим работу формирователя на этом конкретном примере.

Перед началом работы в блоке 5 памяти на переключателях адреса 13 устанавливается номер выбираемого теста, который.поступает на адресные входы ПЗУ 12. На выходах ПЗУ 12 появляются коды начального адреса и длины теста, которые поступают соответственно на информационные входы счетчика 14 и счетчика 15. Для приведения в исходное состояние узлов и блоков формирователя на вход 11 сброса подается сигнал логического О. По этому сигналу в блоке 5 памяти происходит запись начального адреса теста в счетчик 14 адреса и кода длины теста в счетчик 15 дли- ны. По адресу, сформированному счетчиком 14, из ПЗУ 16 тестов считается первый тестовый набор. По этому же сигналу сбрасываются в нулевое сосг тояние регистр 1 и счетчик 8, в кото рый записывается нулевая комбинация. В блоке 10 управления устанавливается в нулевое состояние В- т,риггер 18,

5

Q

0

сигнал логического О с прямого выхода которого сбрасывает в нулевое состояние D-триггер 19. В свою очередь сигнал логического О с прямого выхода D-триггера 19 запрещает прохождение тактовых импульсов от генератора 17 через элементы И-НЕ 23, 24 мультиплексора 28. Начало работы формирователя задается сигналом логического О, подаваемым на вход 26 пуска. Этот сигнал в блоке 10 управления устанавливает D-триггер 18 в единичное состояние. Сигнал логической 1 с прямого выхода D-триггера 18 поступает на D-вход D-триггера 19, который по переднему (положительному) фронту тактового импульса от генератора 17 переводится в единичное состояние и разрешает прохождение тактовых импульсов от генератора 17 через мультиплексор 28 (элементы И-НЕ 23, 24). В выбранном тесте первый тестовый набор без сжатия (см. фиг. 4). Признак сжатия (24-й разряд тестового набора), равный О, поступает с выхода блока 5 памяти на управляющий вход мультиплексора 27 (входы элементов НЕ 20 и ЙГ 21 блока 10 управления). В результате на выходе мультиплексора 27 формируется сигнал логической 1, поступающий на информационный вход мультиплексора 28 (вход элемента И- НЕ 24). Признак сжатия поступает также на синхровходы мультиплексоров группы 2, обеспечивающих подключение к информационным входам регистра 1 информационных выходов блока 5 памяти (разряды 1 - 23 тестового набора). В блоке 10 управления тактовый импульс от генератора 17 проходит через мультиплексор 28 (элемент И- НЕ 23) на вход синхронизации регистра 1 и осуществляют в него запись первого набора тестовых сигналов. . Этот же тактовый импульс проходит через элемент И-НЕ 24 на счетные входы счетчиков 14, 15 и увеличивает содержимое счетчика 14 на единицу и уменьшает содержимое счетчика 15 на единицу. На выходе ПЗУ 16 тестов появляется второй тестовый набор. Импульс с выхода элемента И-НЕ 24 по- ступает также на вход формирователя 25 импульсов, на выходе которого по заднему (положительному) фронту формируется короткий импульс, устанавливающий счетчик 8 в нулевое соетояние. Второй тестовый набор, установленный на информационных выходах блока 5 памяти, с сжатием (24-й разряд равен 1). Дан выдачи тестовых сигналов этого тестового набора на входы объекта контроля через регистр 1 выполняется соответствующая команда распаковки данных. Признак сжатия, равный 1, подключает к информационным входам регистра 1 через мультиплексоры группь 2 выхода сумматоров по модулю два группь 3. Код команды распаковки (010) из поля тестового набора подае ся на адресные входы ПЗУ 6 адреса команды, на выхо- дах которого ycTaHaBnifeaeTCH начальный адрес программы выполнения ко- мандь (00111). Поскольку счетчик 8 обнулен, этот адрес поступает через сумматор 9 на адресные ПЗУ 7, На выходе ПЗУ 7. формируется первая инструкция программы выполнения команды (10000), первые четыре разряда которой представляют собой строби- рующие сигналы для дешифраторов груп пы 4, а пятый разряд - признак конца программы (О - продолжение, 1 - конец) . На информационные входы дешифраторов 4-1, 4-2, 4-3, 4-4 подаются адреса изменяемых тестовых сигналов из полей С1 - С4 тестового набора. По первой инструкции, считанной из блока 7, на вход строба дешифратора 4-1 подается разрешающий сигнал (1), а на входы строба дешифрато- ров 4-2, 4-3, 4-4 - запрещающий сигнал (0). На первом выходе дешифратора 4-1 формируется сигнал логической 1, поскольку на информационные входы этого дешифратора поступает адрес 00001. На остальных выходах дешифраторов группы 4 формируется сигнал логического О. Снгнап логической 1 с первого, выхода тора 4-.1 подается на вход сумматора по модулю два 3-1,-который при этом инвертирует содержимое первого разряда регистра 1. Остальные сумматоры группы 3 йовторяют на своих выходах содержимое второго, третьего и чет- вертого разрядов регистра 1. Сформированный сумматорами по модулю два группы 3 код подается на информационные входы регистра 1 через мультиплексоры группы 2. В блоке 10 управ- ления на управляющий (вход элемента И 21) и информационный входы (вхо элемента НЕ 20) мультиплексора 27 подается признак сжатия, равный 1, а на другой информационный вход мультиплексора 27 (вход элемента И 21) - признак конца, программы, равный О. На выходе мультиплексора 27 формируется сигнал логического О, запрещающий прохождение тактовых импульсов через элемент И-НЕ 24 мультиплексора 28. Поэтому тактовый импульс от генератора 17 проходит только через элемент И-НЕ 23 на вход синхронизации регистра 1 и счетный вход счетчика 8. По заднему (положительному) фронту этого импульса происходит запись теста в регистр 1 и увеличение на единицу содержимого счетчика 8. В регистре 1 изменяется только содержимое первого разряда. На выходе сумматора 9 появляется адрес следующей инструкции программы (01000). Из блока 7 памяти маски считьшается вторая инструкция (01100). Разрешающие сигналы поступают на входы строба дешифраторов 4-2, 4-3, и происходит аналогичным образом изменение содержимого 3 - 4-го разрядов регистра 1, адреса которых из полей G С тестового набора подаются на информационные входы дешифраторов 4-2, 4-3. Третья инструкция (00011) програъшы содержит признак конца программы, равный 1, который в блоке 10 управления проходит через мультиплексор 27 (направление элемент И 21 - элемент ИЛИ 22). При этом разрешается прохождение тактового импульса через мультиплексор 28 (через элемент И-НЕ 24). Поэтому одновременно с записью теста в регистр 1 (ч регистре 1 изменяется содержимое второго разряда) тактовый импульс через элемент И-НЕ 24 поступает на синхровход блока 5 памяти, из которого счиаъшается следующий тес- товьй набор. Таким образом, при распаковке второго тестового набора с сжатием происходит выдача на входы объекта контроля сигналов 2 - 4-го наборов исходного теста. Далее повторяется процесс выдачи тестовых воз действий через регистр 1 на входы объекта контроля. После считывания последнего тестового набора из блока 5 памяти на выходе счетчика длины 15 устанавливается сигнал логического О, поступающий на информационный вход триггера 18 блока 10 управления. После вьщачи тестовой информации последнего тестового набора задним- (положительным) фронтом импульса с выхода элемента И-НЕ 24 D-триг- гер 18 обнуляется. Сигнал логического О с выхода триггера 18 устанавливает в нулевое состояние триггер 19 При этом запрещается прохождение тактовых импульсов от генератора 17 через мультиплексор 28. Работа устройства завершается.

Представленные на фиг. 2 и 3 pea- лизации блоков 5 памяти и управления 10 не являются единственными. В частности, блок 5 памяти может быть выполнены на оперативном запоминающем устройстве, в которое перед началом работы загружается тестовая информация с устройства ввода, например с накопителя на магнитной ленте. Блок 10 управления может быть реализован в виде микропрограммного авто- мата, а не по жесткой схеме, как на фиг. 3. Однако в этом случае снижается его быстродействие.

Формула изобретения Формирователь тестов, содержащий регистр, сумматор и блок управления, включающий генератор тактовых импульсов, первый и второй D-триггеры, причем выход генератора тактовых импульсов соединен с синхровходом первого D-триггера, выходы регистра являются выходами формирователя тестов, отличающийся тем, что.

с целью расширения области применения-, с информационными входами дешифрато- - . - ..t

за счет обеспечения формирования tec- тов для блоков с элементами памяти, а также увеличения быстродействия за счет исключения избыточности в тестовой последовательности, форми- рователь содержит блок памяти адреса теста, блок памяти тестов, блок памяти маски, счетчик, группу деши-. фраторов, группу сумматоров по модулю два, группу мультиплексоров, а блок управления содержит два мультиплексора и формирователь импульса, причем вход пуска формирователя тестов соединен с инверсным входом S второго D-триггера, выход которого у соединен с D-входом и инверсным входом R первого D-триггера, выход которого соединен с первым управляющим входом первого мультиплексора, инфор- мационный вход которого соединен

i-e выходы которых (i п - длина вектора тесторов группы, 1, ..., п, вого набора) соединены с гр5Т1пами входов i-x cyfwaTopoB по модулю два группы, прн этом вторая группа входов сумматора соединена с группой разрядных выходов счетчика, суммирую- нщй вход которого соединен с первым выходом первого мультиплекстора и входом синхронизации регистра, второй выход первого мультиплексора соединен с синхровходом блока памяти тестов, с синхровходом второго D-тригге- ра и через формирователь импульсов .е-входом сброса счетчика, выходы мультиплексоров группы соединены р информационными входами регистра, а выходы блока памяти маски соединены со стробирующими входами соответствующих дешифраторов группы.

с выходом генератора тактовых импульсов, второй управляющий вход первого мультиплексора соединен с выходом второго мультиплексора, управляющий вход которого соединен с выходом пол признака тестового набора блока па- мяти тестов, с входами мультиплексоров группы и с первым информационным входом второго мультиплексора, второ информационный вход которого соеди- нен с выходом признака конца формирования блока памяти маски, адресный вход которого соединен с выходом сумматора, первая группа информационных входов которого соединена с группой выходов блока памяти адреса теста, адресные входы которых соединены с выходами поля номеров теста с избыточностью блока памяти тестов, вход установки которого соединен ; с входом сброса формирователя тестов, с инверсньш R-входом второго D-триггера и входами сброса счетчика и регистра, выходы регистра соединены с входами соответствз/кяцих сумматоров по модулю два группы, выходы которых соединены с первыми информационными входами соответствующих мультиплексоров группы, вторые информационные входы которых соединены с выходами поля теста без информационной избыточности блока памяти тестов, выходы поля адреса теста с информационной избыточностью которого соединены

с информационными входами дешифрато- ..t

i-e выходы которых (i п - длина вектора тесторов группы, 1, ..., п, вого набора) соединены с гр5Т1пами входов i-x cyfwaTopoB по модулю два группы, прн этом вторая группа входов сумматора соединена с группой разрядных выходов счетчика, суммирую- нщй вход которого соединен с первым выходом первого мультиплекстора и входом синхронизации регистра, второй выход первого мультиплексора соединен с синхровходом блока памяти тестов, с синхровходом второго D-тригге- ра и через формирователь импульсов е-входом сброса счетчика, выходы мультиплексоров группы соединены р информационными входами регистра, а выходы блока памяти маски соединены со стробирующими входами соответствующих дешифраторов группы.

IL::i.:i±

Фиг.3

исходный micm

В

9 fO f

мат mecntoheo Httdofa fes сшотия

fZ 3 5 ff 7 99 Iff ff fit fSfS17f8192aifi223H

Ж

Фврнпт itiecmototo Mofapa с акатиек

f 2 3 5 ff 7 8 9 10 flfZISI IS 1fff7f81 20212223

Ci Cf Ca I C

ЯЗУ наски

Составитель А.Сиротская Редактор А.Долинич Техред Л.Олёйнйк Корректор Е.Сирохман

5233/50

Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4

Ж

ДТ/

ПЗУ aipeea конанЯи

Изобретение относится к вычислительной технике и может быть использовано для формирования тестовых воздействий при контроле функционирования и локализации неисправностей цифровых узлов и блоков вычислительных машин. Цель изобретеаня - расширение области применения за счет обеспечения формирования тестов для блоков с элементами памяти, а также.увеличение быстродействия за счет исключения избыточности в тестовой последовательности. Для последовательнос гных схем в процес сё формирования тестовых воздействий возможно одновременное изменение лишь небольшого числа входных сигналов. Поэтому в тексте один набор входных сигналов отличается от предыдущего в небольшом числе разрядов. Такие текстовые последовательности : могут быть подвергнуты сжатию, что позволяет сократить объем памяти, служащей для хранения тестовой информации. Поэтому в тест входят тестовые наборы двух типов - тестовый набор без информационной избыточности (без сжатия) и тестов лй набор с информационной избыточностью (сжатием). Формирователь содержит регистр, группу мультиплексоров, группу сумматоров по модулю два, блок управления, счетчик, блок памяти маски, группу дешифраторов. 4 ил. i (Л