Адаптивная система обработки данных Советский патент 1986 года по МПК G06F11/14 

1 Изобретение относится к вычислительной технике, в частности к мультипроцессорным .системам, автоматически перестраивающим свою структуру в зависимости от заданных способов обработки данных и от отказов отдельных процессоров , и может быть применено в измерительно-вычислительных комплексах, в системах автоматизации испытаний и контроля сложных объек- тон, в автоматизированных системах управления технологическими процессами и в других подобных системах, имеющих высокую живучесть.

Цель изобретения - повышение на- дежности системы путем автоматического восстановления функционирования в режиме последовательной обработки.

На фиг. 1 представлена схема сие- темы; на фиг. 2 - схемы блока вьшол- нения операций, коммутатора сигналов опроса и блока переключения режимов команд блока выполнения операций; на фиг. 3 - состав магистрали передачи сигналов; на фиг. Д - схема узла памяти; на фиг.5 - схема арифметико-логического узла, временная диаграмма и система микрокоманд; на фиг,6 - схема узла обмена, временная диаграмма и система микрокоманд; на фиг.7 - схема узла подключения магистрали; на фиг. 8 - 10 - бпок-схе- ма алгоритмов,

Система содержит блок 1 памяти заявок, процессоры 2, коммутатор 3 сигналов опроса, блок 4 выполнения операций, элемент 5 ИЛИ, блок 6 переключения режимов, элемент 7 ИЛИ,

- , ,м. л t J -4ii.

реключения режимов, элемент 7 ИЛИ, элементы 8-11 И, магистраль 12 передачи сигналов, вход 13 задания режим системы, счетчик 14 команд, дешифратор 15, арифметическо-логический узел 16, узел -17 обмена, узел 18 подключения магистрали, сигналы 19 управления, шина 20 команд, узел памяти 21, связь 22 сигнала захвата, магистраль 23 приема, связь 24 сигнала разрешения захвата, связи 25 и 26 сигналов исполнения, элементы 27 и 28 И, вход 29 разрешения, .элементы 30 - 32 И, элемент 33 ИЛИ, задающий вход 34, шину 35 адреса, шину 36 данных, магистраль 37 выдачи, вход 38 запроса захвата, выход 39 ответа, ма гистраль 40 запроса, магистраль 4 занятости, узел 42 памяти, регистры 43 и 44 адреса, узел 45 приема передачи, регистр 46, узел 47 регистров

5

5

0 5 0

5

2502

общего назначения, сумматор 48, сдви- гатель 49, регистр 50 состояния, элемент 5 коммутации, регистр 52 микрокоманд,, дешифратор 53 микрокоманд, формирователь 54 синхроимпульсов, связь 55 сигнала выдачи, связь 56 входного сигнала выдачи, связь 57 сигнала приема, связь 58 входного сигнала приема, связь 59 сигнала - включения элемента приема-передачи, элементы 60 и 61 приема-передачи, элементы 62 и 63 коммутации, коммутатор 64, регистр 65, регистр 66 микрокоманд, дешифратор 67 микрокоманд, формирователь 68 синхроимпульсов, элемент 69 И, связь 70 входного сигнала выдачи, связь 71 входного сигнала приема, связь 72 сигнала включения элемента приема-передача элементы 73 -- 76 И, триггер. 77, элементы 78-79 коммутации и элементы 80 - 82 ИЛИ.

Система работает следующим обра-, зом,

При параллельном режиме обработки данн.ых, заданном наличием сигнала на входе 13 системы, запрос любого процессора 2 поступает через элемент 5 ИЛИ и через блоки 6 переключения режимов (поскольку на задающий вход каждого из них поступает сигнал переключения с выхода элемента 7 ИЛИ) и элеме 1ты 5 ИЛИ предыдущих процессоров 2 в блок 1 памяти заявок.

Сигнал разрешения, вьщанный после этого блоком 1, проходит через це- . почку процессоров 2. При поступлении сигнала разрешения в первый в этой цепочке процессор 2, выдавший запрос, дальнейшее прохождение сигнала разрешения прекращается, а в этом процессоре 2 коммутатор 3 вьщает в блок 4 сигна/ начала работы. Данный процессор 2 считывает из блока 1 заявку и начинает ее обработку, одновременно сбрасывая свой запрос и тем самым пропуская сигнал разрешения через коммутатор 3 и блок 6 переключения режимов к последующему процессору 2. Если.последующий процессор 2 также выдал запрос, то следующая заявка будет считана в него, в противном случае он пропустит:,сигнал разрешения далее. В случае отказа блока 4 какого-либо процессора 2 тот не выдает запроса и тем caMfjiM выключает себя из :процесса обработки, При этом коммутатор 3 и блок 6 переключении

режимов отказавшего процессора 2 остаются в рабочем состоянии и не препятствуют прохождению через них сигналов запроса и разрешения последующих процессоров 2 системы,

При последовательном режиме обработки данных, заданном отсутствием сигнала на входе 13, запрос любого процессора 2 поступает через элемент 5 ИЛИ в блок переключения режимов только предыдущего процессора 2. После .частичной обработки заявки в пре- дьздущем процессоре 2 формируется сигнал обращения, поступающий из блока 4 через элемент 8 И в блок 6 переклю- чения режимов, В этом режиме на задающий вход блока 6 переключения режимов каждого процессора 2 (если он исправен) не поступает сигнал переключения с выхода элемента 7 ИЛИ, по- этому при поступлении сигнала обращения блок 6 переключения режимов предыдущего процессора 2 выдает сигнал разрешения в коммутатор 3 данного процессора 2, который включает блок сигналом начала работы. Данный процессор 2 считьгоает из предыдущего процессора 2 результаты частичной обработки заявки и продолжает ее обработку, одновременно сбрасывая свой запрос. Закончий обработку, ол формирует сигнал обращения к последующему процессору 2, а после передачи в него результатов частичной обработки заявки вновь выдает сигнал запроса к предыдущему процессору 2, Далее заявка аналогично последовательно передается для обработки от одного процессора 2 к другому,

При неисправности блока 4 процес- сора 2 (любого, не являющегося пос- ледним.в цепи работающих процессоров сигнал отказа через элемент 7 ИЛИ переключает блок 6 переключения режимов в режим, аналогичный параллельному режиму обработки, тем самым разрешая сквозное прохождение через отказав- щий процессор 2 сигналов запроса и разрешения от последующего процессора 2 к предьздущему и наоборот, В этом случае результаты обработки части/ заявки от предыдущего исправного процессора 2 поступают в последующий исправный процессор 2, минуя отказавший процессор 2. Так как отказавший процессор 2 не выдает сигналов запроса и обращения, он автоматически выключается из процессора обрабо тки, а,

5

10 15 20 25 зо

O 5 0 5

5

его функцию обработки части заявки при этом вьтолняет последующий исправный процессор 2. Такая организация передачи функции отказавшихся процессоров 2 на последующие исправные процессоры 2 приводит к сдвигу необработанных частей заявки в сторону последнего исправного процессо- ра 2.

На фиг.10 приведен алгоритм функционирования системы с отказавшим процессором 2. .

Признаком последнего исправного / процессора 2 является наличие сигнала Последний исправный, поступающего в процессор 2 через .элемент 11 И на входы элементов 8 - 10 И в режиме- последовательной обработки (сигнал на входе 13 отсутствует,

Сигнал Последний исправный исправного процессора 2 запрещает прохождение через элемент 8 И сигнала обращения в блок 6 переключения режимов и разрешает его прохождение через элемент 9 И на вход продолже-- ния блока 4, который, через элемент 81 ИЛИ (фиг, 2) соединен с первым сигналом 19 управления, осуществляющий выполнение команды перехода. Появление сигнала с входа продолжения инициирует продолжение обработки оставшихся частей заявки в данном процессоре 2.

Сигнал Последний исправньй постоянно включен на входе последнего в цепи процессора 2 системы, В случае его неисправности сигнал отказа разрешает прохождение сигнала Последний исправный через элемент 10 И на вход следующего (прьщьщущего) исправного процессора 2, передавая ему функции последнего исправного, и т.д. При такой организации перераспределения функций между процессорами 2 система в последовательном режиме обработки сохраняет работоспособность при наличии хотя бы одного (любого) исправного процессора 2,

Блок 4 выполнения операций (фиг.2) работает по программам обработки, хранящимся в узле 21, запрос к которому производится по адресу, сформированному в счетчике 14 команд .Команда, поступающая из узла 21 по шине 20 команд, содержит 4-разрядный код операции, которьй передается в дешифратор 15; 12-разрядный адрес перехода, который передает в счетчик 14

команд, или микрокоманду, которая передается для ныгюлнения в узел 16 или 17,

Формирование адреса в счетчике 14 команд осуществляет один из пяти сигналов: сигнал исполнения по связи 25 или сигнал исполнения по связи 26 увеличивает адрес на единицу при полнении операций в узле 16 или 17 соответственно; первый сигнал управления с выхода дешифратора 15 записывает адрес перехода с шикы 20 при выполнении команд безусловного перехода; второй сигнал управления запи- сывает из узла 17 или 16 начальный адрес программ обработки (или частичной обработки) заявки; третий сигнал управления модифицирует адрес сигналами состояния из узла 16 при выполнении команд условного перехода

При выполнении команды перехода дешифратор 15 одним из первых трех сигналов 19 управления записывает адрес перехода в счетчик 14 команд. При вьшолнении других команд дешифратор 15 четвертым и пятым сигналами управления включает соответственно узел 16 или 17. Затем включенный узел выполняет операцию, заданную посту- пившей в него микрокомандой. По окончании операции включенный узел выдает через элемент 80 ИЛИ сигнал исполнения на счетный вход счетчика 14 команд для увеличения на единицу его содержимого.

Программы обработки заявок, помещенные в узел 215 имеет модульную структуру. Выбор соответствующей программы определяется кодом адреса обрабатьгоаемой заявки, являющимся идентификатором этой программы.

На фиг.8 показан алгоритм вьшолне- ния программы блоком 4 и содержание разрядов кода заявки.

После выполнения программы обработки заявки (или программы частичной обработки заявки при работе в последовательном режиме) производится определение исправности блока 4 путем выполнения им тестовой программы (теста). В случае неисправности блока 4 он выдает сигнал отказаj поступающий в элементы 7 ИЛИ и 10 И. При правильном выполнении теста блок 4 вьщает сигнал обращения, если не обработана последняя часть заявки (при работе в последовательном режиме),

j Ю f5 0

5 о

Q

5

5

0 5

или сигнал запроса, если заявка обработана до конца. Сигнал обращения поступает на элементы 8 и 9 И, сигнал запроса - в коммутатор 3 и элемент 5 ИЛИ. На фиг, 9 приведен алгоритм реакции системы на отказ.

Занятие магистрали 12 блоком 4 . обеспечивает узел 18. При подаче в него сигнала захвата по связи 22 он, обмениваясь интерфейсными сигналами с магистралью 12, занимает ее, о чем сигнализируе т выдачей в узел 17 обмена сигнала разрешения захвата по связи 24 . Освобож,цение магистрали 1 2 происходит при появлении скгн:аиа приема по магистрали 23,

Коммутатор 3 получает на вход 29 из предыдущего процессора 2 сигнал разрешения, Если блок 4 выдал в коммутатор 3 сигнал запроса, то дальнейшее прохождение сигнала разрещения прекращается, а коммутатор 3 выдает с выхода элемента 28 И в блок 4 сиг-/ мал начала работы. Этот сигнал (объединенный элементом 82 ИЛИ с пятым сигналом управления) включает узел 17 обмена, который инициирует считывание следующей заявки. Если блок 4 не выдает в коммутатор 3 сигнал запроса, то сигнал разрешения с входа 29 через элемент 27 И поступает в блок 6 переключения режимов.

Блок 6 переключения режимов служит для организации обмена между процессорами 2 сигналами запроса и разрешения. Наличие сигнала переключения на,входе 34 разрешает сквозное прохождение через блок 6 переключения режшуюв сигнала запроса (через элемент 30 и) и сигнала разрешения (через элементы 31 И и 38 ИЛИ), При отсутствии сигнала переключения блок 6 переключения режимов выдает с выхода элемента 33 ИЛИ сигнал разрешения только при совпадении в элементе 32 И сигнала обращения и сигнала запроса от последующего процессора 2,

Работа узла .1 6 осуществляется в соответствии с.приведенной на фиг. 5 временной диаграммой. Алгоритм выполнения микрокома ды начинается с приходом отрицательного фронта четвертого сигнала управления с выхода дешифратора 15 (при этом па входе регистра 52 микрокоманд до.тгжен быть уставовлен код микрокоманды) , который эап-ус кает формирователь 5А. Затем записывается микрокоманда в 12-разрядный регистр 52 микрокоманд и информация в регистре 46 (о наличии информации на входе узла 45 свидетельствует сигнал вьщачи по связи 55 на входе элемента 51 коммутации), После этого выдаются сигнал приема по связи 57 Гв узел 17 обмена) и сигнал исполнения по связи 25, за время действия которого происходит выполнение операций, заданной кодом микрокоманды, на информацией, поступающей на входы сумматора 48 из регистра 46 и узла 47. Одновременно сигнал исполнения по связи увеличивает на единицу содержимое счетчика 14 команд. Далее выполняются операции сдвига в сдвига теле 49 и запись результата в узле 47, регистр 46 или регистр 50 состояния в зависимости от кода микрокоманды. С момента окончания записи узел 16 переходит в исходное состоя- ние для приема новой микрокоманды и в то же время начинается выдача из него информации в угол 7 обмена: формируется сигнал вьщачи по связи 55, сопровождающий выданную инфор- мацию, а аатем при поступлении из узла 17 обмена сигнала приема по связи 57 информации сигнал выдачи сбрасывается. Таким образом, фазы выдачи информации и приема следующей микро- команды могут совмещаться, однако исполнение следующей микрокоманды начинается только после освобождения узла 45 и приема через него новой информации. Работа элемента 51, т.е. условие формирования его выходных сигналов, описывается следующими уравнениями:

55вых -56 57вх ; 57вь1к 58 55вх; 59 56 N58- 55ех

В зависимости от кода в разрядах О и 1 регистра 52 микрокоманд 12- разрядная микрокоманда, узла 16 разбивается на поля, образуя-в системе микрокоманд четыре формата микрокоманд. Во всех форматах микрокоманд разряды 2-4 определяют код операции сумматора 48, а разряд 11 содержит признак выдачи содержимого регистра 50 состояния в счетчик 14 команд.

В 1-м формате (формат операции Регистр-регистр) разряды 5-7 микю . 5 20 25 зо .

5

0

5

рокоманды указывают адрес источника первого операнда (номер одного из реX

гистров узла 47J, разряды 8-10 указывают адрес второго операнда и при- емника результата операций (номер одного из регистров узла 47) . Кроме этого, результат заносится в регистр 46.

Во 2-м формате (формат операций Регистр-рабочий регистр) разряды 5-7 микрокоманды указывают адрес источника первого операнда (номер одного из регистров узла 47), разряды 8- 10 определяют код операции сдвигате- ля 49. Источником второго операнда является регистр 46, в который заносится результат операции,

В 3-м формате (формант операции С константой) разряды 5-8 микрокоманды являются одним из операндов (С константой), а в разрядах 9-10 указьшаются источники и приемники информации при этих операциях (регистр 46, регистр 50 состояний).

В 4-м формате (формат микрокоманд С обменом) в разрядах 8-10 микрокоманды находится код операции обмена .

Работу узла 17 обмена при выполнении операции пересылки информации с входа узла 60 на выход узла 61, т.е. при организации обмена данными ме жду арифметико-логическим узлом 16 и магистралью 12, иллюстрирует временная диаграмма, представленная на фиг.6. Алгоритм работы узла 17 обмена начинается с его запуска отрицательным фронтом пятого сигнала управления с выхода дешифратора 15. После этого происходит прием микрокоманды в регистр 66 микрокоманд и выдается сигнал исполнения по связи 26, разрешающий вьтолнение операции; этот сигнал одновременно увеличивает на единицу содержимое счетчика 14 команд, Сигнал вьщачи по связи 55, поступая на вход элемента 62, вызьшает прием информации в узел 60-. После прихода сигнала вьщачи формируется сигнал захвата по связи 22. Так как после этого сигнал исполнения по связи.26 заканчивается, при поступлении вновь отрицательного фронта пятого сигнала управления возможен прием новой микрокоманды. При поступлении сигнала разрешения захвата по связи 24, свидетельствующего о готовности маги:трали 12 к приему информации, начиается вьщача информации из узла 17 бмена, для чего формируется сигнал о магистрали 37, При подаче на вход шемента 63 сигнала приема по маги- трали 23 сигнал выдачи по магистраи 37 сбрасьгоается и выдача информаии прекращается.

Элемент 62 в узле 17 обмена ана- ю логичен элементу,51 в узле 16. Его функции описьгоаются уравнениями, приведенными вьше, Работа элемента 63 описывается следующим логическим уравнением: . 15 37вь,х 70. 238/ 24; Звых 71 . 37 72 24 V71 37вх-

Операция пересылок информации с входа одного узла приёма-передачи 20 на выход другого,. реализуемые узлом 17 обмена, задаются системой микрокоманд, приведенной на фиг,6 (в графе Операция указаны узлы пр.иема- передачи, участвующие в пёресилке). 25

Узел 18 работает следуюгдим образом ,

Сигнал захвата по свяди 22, поступающий из узла 17 обмена, вьщается в общзгю для всей системы .магистраль 40 запроса через элемент 78.) и одновременно поступает на элементы 7375И. С магистрали 40 сигналы запроса захвата поступают на вход 38 узла 18 первого по приоритету процессора 2, Если этот процессор 2 не выдавал сигнала захвата по связи 22, то сигнал запроса захвата проходит через элемент 73 И и в качестве сигнала ответа с выхода 39 поступает далее на

вход 38 узла 18 следующего процессора 2 и т,д. При наличии сигна:ла захвата по связи 22 сигнал запроса захвата проходит через элементы 74 и

76И (если нет сигнала на общей для всей .системы магистрали 41 занятости) и включает триггер 7-7. После э.то- го выходной потенциал триггера 77 разрешает выдачу через элемент 79 сигнала на магистраль 41 и через эле- мент 75 И сигнала разрешения захвата

по связи 24 в узел 17 обмена, занимая тем самым магистраль I2 и разрешая обмен данными по ней между цессорами 2, 55

По окончании обмена (т,е, при приходе сигнала по магистрали 23) триггер 77 Переключается, снимаются сигнал с магистрали 41 и сигнал разрешения захвата по связи 24, тем самым освобождается магистраль 12 и разрешается ее захват другими процессорами 2 .

Формула .из ,обретения

1 . /адаптивная система обрабо.тки данных , содержащая блок памяти заявок и процессоры, каждый из которых включает блок выполнения операций, коммутатор сигнала опр.рса, блок переклю-. чения режимов и первый элемент ИЛИ причем информационные и адресные входы и выходы блока выполнения операции каждого процессора и блока памяти заявок соединены соответственно Ешной данных и шиной адреса, вход запроса блока памяти заявок подключен к выходу первого элемента ИЛИ первого профессора, выход .разрешения блока памяти заявок подключен к вход разрешения коммутатора сигналов первого процессора, выход опроса блока вьшолнения операции в каждом процессоре подключен к первому входу первого элемента ИЛИ и информационному входу, коммутатора сигнала опроса, выход которого соединен с запускающим входом блока выполнения операций выход первого элемента ИЛИ каждого процессора, кроме первого, подключен к входу запроса блока переключения режимов предыдущего процессора, второй вход первого элемента ИЛИ каждого процессора подключен к выходу запроса блока переключения режимов, вход разрешения которого соединен с выходом коммутатора сигналов опроса, выход разрешения блока переключения режимов соединен с управляющим входом коммутатора сигналов опроса последующего процессора, отличающаяся тем, что 5 с целью повышения надежности путем автоматического восстановления функциониро вания в режиме последовательной обработки, в кажд;ый процессор введены второй элемек:т ИЛИ и четыре элемента И, причем вход обращения и задающий вход блока переключения режимов соединены соответственно с выходом первого элемента И и выходом второго элемента ИЛИ, выход обращения блока выполнения операций соединен с прямым входом первого элемента И и с первым

25

входом второго элемента И, выход которого подключен к-входу продолжения блока выполнения операций, первый вход третьего элемента И, второй вход второго элемента И и инверсный вход первого элемента И соединены с выходом четвертого элемента И, выход отказа блока выполнения операций подключен к второму входу третьего эле- to мента И и первому входу второго эле- мента ИЛИ, второй вход которого и инверсный, вход четвертого элемента И соединены с входом заддния режима системы, прямой вход четвертого эле- is мента-И каждого предьщущего процес- сора подключен к выходу третьего элемента И последующего процессора, выход третьего элеме нта И первого процессора является выходом сигнала не- 20 исправности системы, входы и выходы выдачи, приема, занятости и выходы

запроса блоков выполнения операций процессоров соединены, с оответствец- но с магистралями выдачи, приема, запроса и занятости, вход запроса захвата блока выполнения операций первого процессора подключен.к магистрали запроса, выход ответа блока выполнения операций каждого преды- дущего процессора подключен к входу запроса захвата блока вьшолнения one- . раций последующего-процессора, причем блок вьтолнения операций содержит узел памяти, счетчик команд, -арифме- 35 тико-логический узел, узел обмена, узел подключения а-гистрали, элементы ИЛИ и дешифратор, первый выход которого подключен к первому входу первого элемента ИЛИ, второй-и третий выходы соединены соответственно с входами разрешения записи начального адреса программы и адреса условного ерехода счетчика команд, вход раз ре- ения записи адреоа безусловного пе- рехода которого подключен к выходу ервого элемента ИЛИ, второй вход которого яв ля ет.с я входом продолжения блока выполнения операций , четвертый ыход дешифратора подключен к запус- сающему входу арифметико-логического узла, пятый выход соедин.ен с первым , ходом второго элемента ИЛИ, шестой, седьмой и.восьмой выходы дешифратора вляются соответственно выходами от- 55 аза, обращения и запроса блока вы- . олнения операций, выход узла памяти подключен к вхо Ду дешифратора,

25

tois20

. 35 , 55 .

входу адреса безусловного перехода счетчика команд и входам микрокоманд арифметико-логического узла и узла обмена, первые адресные и первые ин-. формационные входы И выходы, первые, входы и выходы выдачи и приема которого являются соответственно адресными и информационными входами и выходами, входами и выходами выдачи и приема блока выполнения операций, адресный и информационный входы которого соединены соответств.енно с адресным; и информационным входами узла памяти, вход адреса команд которого соединен с выходом счетчика команд, вход начального адреса программы которого соединен с вторым информационным выходом узла обмена и информа- ционньм выходом арифметико-логического узла , информационные вход и выход которого соединены соответственно с вторыми информационными выходом и входом узла обмена, первый и второй входы выдачи и приема которого соединены с первым и вторым выходом выдачи и приема арифметико.-логическо- го узла, первый и второй входы выдачи и приема которого соединены соответственно с первым и вторым выходами выдачи и приема узл а обмена, запускающий вхОд которого соединен с выходом второго элемента ИЛИ, второй вход которого является запускаемым входом блока вьшолнения операций, выходы сигналов исполнения арифметико-логического и-узла обмена соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход

которого подключен к счетному входу счетчика команд, вход адреса условного перехода которого подключен к выходу признадса состояния арифметико-логического узла, выходы сигналов захвата и приема и вход сигнала разрешения захвата узла обмена, соедине-. ны соответственно с входом сигнала захвата, входом сигнала приема и выходом сигнала разрешения захвата узла подключения- магистрали, вход запроса захвата, выходы ответа и запроса, вход и выход занятости которого являются соответственно входрм запроса захвата, выходами ответа и запроса, входом и выходом занятости блока выполнения операций, причем блок переключения режимов содержит три элемента И и элемент ИЛИ, выход

которого является выходом разрешения блока, входы элемента ИЛИ соединены соответственно с выходами первого и второго элементов И, первые входы первого и третьего -элементов И соединены с задающим входом блока,,первый вход второго элемента И является входом обращения блока, вторые входы второго и третьего элементов И соединены с входом запроса блока, второй вход первого элемента И является входом разрешения блока, выход третьего элемента И является выходом запроса блока,

2 , Система-поп.1,отлича ю щ а я с я тем, что узел обмена содержит регистр, два элемента приема- передачи, коммутатор, регистр микрокоманд, фррмирователь синхроимпуль- сов, элемент И и два элемента коммутации, причем первый, второй и трети информационные входы коммутатора соединены соответственно с первыми информационными выходами первого и второго элементов приема-передачи и информационным выходом регистра, первый, второй и третий выходы коммута- , соединены соответственно с первыми информационными входами первр- го и второго элементов приема-передачи д информационным входом регистра, вторые информационные входы и выход первого элемента приема-передачи являются соответственно вторыми инфор- национными входами и выходом узла обмена, запускающий вход первого элемента приема-передачи подключен к разрешающему выходу первого элемен . та коммутации, первые и вторые ин-

формационные входы и выходы ко торо- го являются соответственно вторыми входами и выходом приема узла обмена , вторые информационные вход и выход первого элемента коммутации яв- ляются соответственно вторыми входом и выходом вьщачи узла обмена, второй вход выдачи узла обмена соединен с первым входом элемента И, выход ко

торого является выходом сигнала зах

вата узла обмена, вторые информационные вход и выход второго элемента приема-передачи являются первыми информационными входом и выходом узла обмена, третьи информационные вход и выход второго элемента приема-передачи являются адресными входом и выходом узла обмена, запускающий вход

ю (5

20 й25зо35- 40

50

55 второго элемента приема-передачи соединен с разрешающим выходом второго элемента коммутации, первые информационные вход и выход которого явля- ются соответственно первыми входом и выходом выдачи узла обмена, вторые информационные вдод и выход второго элемента коммутации являются соответственно первыми входом и выходом при. ема узла обмена,, первый вход приема которого соединен с выходом сигнала приема узла обмена, первый и второй вьпсоды дешифратора микрокоманд подключены соответственно к пераоку и второму разрушающим входам парвого элемента коммутации, третий вьжод подключен к первому разрешающему входу второго элемента коммутации и второму входу элемента И, инверсный вход которого и второй разрешающий вход второго элемента коммутации соединены с входом сигнала разрешения захвата узла обмена, четвертый выход дешифратора микрокоманд подключен к третьему разрешающему входу второго элемента коммутации, пятый и шестой выходы соединены соответст,венно с разрешающими входами регист- . ра и коммутатора, синхронизирующие входы которых соединены соответственно с первым и вторым выходами формирователя синхроимпульсов, третий и четвертый выходы которого подключены к синхронизирующему входу дешифратора микрокоманд и входу разрешения записи регистра микрокоманд, пятый выход является выходом сигнала исполнения узла обмена, запускающий вход которого подключен к входу пуска формирователя синхроимпульсов, выход регистра микрокоманд подключен к информационному входу дешифратора микрокоманд, вход регистра микроко-. манд является входом микрокоманд узла обмена.

3, Система n(j п , 1 , о т л и ч а ю- щ а я с я тем, что узел подключения магистрали содержит элементы И, триггер и два элемента к.оммутации, выход первого из которых является выходом запроса узла, выход второго элемента коммутации является выходом занятости узла, информационные входы первого и второго элементов коммутации подключены к выходу источника питания S разрешающий вход первого элемента коммутации, первые входы первого

и второго элементов И и инверсный вход третьего элемента Н соединены с входом сигнала захвата узла,-второй вход второго элемента И и прямой вход третьего элемента И соединены с входом запроса захвата узла,, выход третьег-q элемента И является выходом ответа узла, выход первого элемента И является выходом сигнала разрешения захвата узла, второй вход первого

элемента И и разрешаюппш вход второго элемента коммутации соединены с единичным выходом триггера, нулевой вход которого является входом сигнал приема узла, а единичный вход подключен к выходу четвертого элемента И, прямой и инверсный в.:од которого подключены соответственно к выходу второго элемента И и входу занятости узла.

Изобретение относится к области вычислительной техники, в частности к мультипроцессорным системам. Цель изобретения - повышение надежности системы за счет автоматического восстановления функционирования в режиме последовательной обработки. Поставленная цель достигается тем, что сигналы запросов и готовности от каждого процессора приходят в соответствующие блоки переключения режимов, которые в.зависимости от режима обработки формируют цепочку обрабатывающих процессоров , минуя неисправные . Система содержит блок 1 памяти заявок, .процессор 2, содержащий коммутатор 3-сигналов опроса, блок 4 выполнения операций, элемент 5 ИЛИ, блок 6 переключения режимов, элемент 7 ИЛИ элементы 8-11 И. 2 з.п. ф-лы, 9 ил. i (Л Фиг.1

П

J«

От 7 От 8

Cpue.f

11

Фиг.2.

20

От 21

57

. , т-код операции От 15 К1ч ВС - 8ыдо1 а состояний

КП-источники и прием- .WKU цн(ормации

W-5 3GnuCbSSS

2S

12

К19 OTIS 0721 От15 Kitf

CucTfHQ микрокоманд

gjus.S

(Начапо )

Выдача сигнала запросА

а-и)- .процессором

(начало

Да

Bbiaava сигна J4I разрешений

(i-lf-M ПрО14 есорам

a- D-Mi/

I процессору

1

Считывание 1л( (i-r)-ta процессов ра резупьт.оо- IpafanJKU fi-tl-i3. vaemu запйки 1#Л()-й Wffugm

Фи.9

Редактор Л, Пчелинская

.Составитель И, Чистобородов Техред О.Гортвпй Корректор А. Обручар

Заказ ЗА 90/44Тираж 671Подписное

ВБИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москваi Ж-35, Раушская наб „, д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4

OfpafomKu 8 (i-tf)-oM лроцей оре i-u части ааяош

nepeSava ре- зульгиатоо i-u уасти , заявки Biitfi hpoi4eceop

фиг./О